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Verilog: Modellbildung für Synthese und Verifikation

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Bibliographische Detailangaben
1. Verfasser:	Hoppe, Bernhard 1955- (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	München [u.a.] Oldenbourg 2006
Schlagworte:	VERILOG Lehrbuch
Online-Zugang:	Inhaltstext Inhaltsverzeichnis
Beschreibung:	XIII, 289 S. Ill., graph. Darst. CD-ROM (12 cm)
ISBN:	3486580043 9783486580044

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Datensatz im Suchindex

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adam_text	VERILOG MODELLBILDUNG FUER SYNTHESE UND VERIFIKATION VON BERNHARD HOPPE OLDENBOURG VERLAG MUENCHEN WIEN INHALT VORWORT DES HERAUSGEBERS XI 1 EINLEITUNG - 1 2 ELECTRONIC-DESIGN MIT VERILOG HDL 5 2.1 DER DESIGN-ZYKLUS 9 2.1.1 DESIGNEINGABE 10 2.1.2 LOGIKSYNTHESE 12 2.1.3 PHYSIKALISCHE IMPLEMENTIERUNG 12 2.2 VERILOG 13 2.3 VERILOG IM DESIGNABLAUF 14 2.3.1 PORTS 15 2.3.2 VERHALTEN, STRUKTUR UND ZEIRVERZOEGERUNGEN 15 2.3.3 TESTBENCHES 16 2.3.4 COMPILER DIRECTIVES UND SYSTEM-TASKS 17 2.3.5 SDF FUER LAUFZEITEN 17 2.4 ZUSAMMENFASSUNG 19 2.5 UEBUNGSAUFGABEN 20 2.5.1 FRAGEN 20 2.5.2 WAHR ODER FALSCH 21 2.6 ANTWORTEN 21 2.6.1 FRAGEN 21 2.6.2 WAHR ODER FALSCH 22 3 DIE SPRACHE VERILOG 23 3.1 SYNTAX UND SEMANTIK 23 3.1.1 KOMMENTARE 24 3.1.2 LEERZEICHEN (WHITE SPACES) 24 3.1.3 BEZEICHNER (IDENTIFIER) 24 3.1.4 LOGISCHE ZUSTAENDE UND SIGNALSTAERKEN 25 3.1.5 OPERATOREN 26 3.1.6 ZAHLEN 27 3.1.7 ZEICHENKETTEN (STRINGS) 28 3.1.8 DATENTYPEN 29 3.1.9 DEKLARATIONEN VON DATENTYPEN 32 VI INHALT 3.1.10 KONSTANTEN 33 3.1.11 VERILOG-PRIMITIVE 34 3.1.12 PORTS VON PRIMITIVEN UND MODULEN 36 3.1.13 INSTANZIIERUNG VON PRIMITIVEN 36 3.2 AUSDRUECKE: OPERATOREN UND OPERANDEN 38 3.2.1 OPERANDEN 39 3.2.2 OPERATOREN 39 3.3 SYSTEM TASKS UND COMPILERANWEISUNGEN 45 3.3.1 SYSTEM-AUFGABEN 45 3.3.2 COMPILERANWEISUNGEN 47" 3.4 EIN EINFACHES VERILOG-MODELL MIT TESTUMGEBUNG 48 3.5 ZUSAMMENFASSUNG 52 3.6 UEBUNGSAUFGABEN 53 3.6.1 WAHR ODER FALSCH 53 3.6.2 FRAGEN 54 3.6.3 WIE LAUTET DIE RICHTIGE ANTWORT? 55 3.7 ANTWORTEN 56 3.7.1 WAHR ODER FALSCH 56 3.7.2 FRAGEN 57 3.7.3 FOLGENDE ANTWORT IST RICHTIG 59 4 MODELLE FUER GRUNDKOMPONENTEN 61 4.1 ANWENDERDEFMIERTE PRIMITIVE KOMPONENTEN 62 4.1.1 UNBEKANNTE ZUSTAENDE 64 4.1.2 SEQUENTIELLE UDPS 65 4.1.3 INITIALISIERUNG VON UDPS 70 4.1.4 ZELLBIBLIOTHEKEN: VORTEILE VON UDPS 71 4.2 SIGNALVERZOEGERUNGEN UND SPECIFY-BLOECKE 72 4.2.1 AUSGANGSPIN-DELAYS 73 4.2.2 PFADABHAENGIGE DELAYS 75 4.2.3 ZEITPRUEFUNGEN FUER STEUER- UND TAKTSIGNALE 79 4.2.4 TRAEGHEITS-UND TRANSPORT-VERZOEGERUNGEN 80 4.2.5 EIN KOMPLETTER SPECIFY-BLOCK 82 4.3 TREIBERSTAERKEN UND SIGNALAUFLOESUNG 85 4.3.1 AUFLOESEN VON SIGNALKONFLIKTEN 86 4.4 ZUSAMMENFASSUNG 87 4.5 UEBUNGSAUFGABEN 88 4.5.1 WAHR ODER FALSCH 88 4.5.2 FRAGEN 88 4.5.3 WELCHE ANTWORT IST RICHTIG? 89 INHALT VII_ 4.6 ANTWORTEN 90 4.6.1 WAHR ODER FALSCH 90 4.6.2 FRAGEN 91 4.6.3 FOLGENDE ANTWORT IST RICHTIG 94 5 STRUKTUR, HIERARCHIE, LAUFZEITEN 95 5.1 MODULE ALS INSTANZEN 96 5.1.1 HIERARCHISCHE NAMENSGEBUNG 96 5.1.2 GENERISCHE PARAMETER 98 5.2 RUECKLESEN VON LAUFZEITEN UND SDF-FORMAT :-. 99 5.2.1 STRUKTUR VON SDF-DATEIEN 101 5.2.2 SDF-ANNOTIERUNGEN BESTEHENDER VERILOG-KONSTRUKTE 101 5.3 ZUSAMMENFASSUNG 105 5.4 UEBUNGSAUFGABEN 106 5.4.1 WAHR ODER FALSCH 106 5.4.2 FRAGEN 106 5.5 ANTWORTEN 107 5.5.1 WAHR ODER FALSCH 107 5.5.2 FOLGENDE ANTWORT IST RICHTIG 107 6 VERHALTENSBESCHREIBUNG 111 6.1 ABSTRAKTIONSEBENEN : 111 6.2 NEBENLAEUFIGKEIT 112 6.2.1 CONTINUOUS ASSIGNMENT 113 6.3 PROZEDURALBLOECKE 116 6.3.1 PROZEDURALE ZUWEISUNGEN 118 6.3.2 KONTROLLSTRUKTUREN IN PROZEDURALEN BLOECKEN 122 6.3.3 BENANNTE BLOECKE UND UNTERBRECHUNGEN MIT DISABLE 129 6.3.4 CONTINOUS ASSIGNMENTS IN PROZEDUREN (PCAS) 132 6.3.5 ANFANGSWERTZUWEISUNG FUER VARIABLEN 133 6.4 UNTERPROGRAMME: TASKS UND FUNCTIONS 134 6.4.1 FUNCTIONS 134 6.4.2 TASKS 137 6.4.3 VEREINFACHTE DEKLARATION BEI VERILOG 2001 139 6.5 DER DATENTYP EVENT 140 6.6 ITERATIVE INSTANZIIERUNG MIT DEM GENERATE-STATEMENT 140 6.6.1 GENERATE-SCHLEIFEN 141 6.6.2 BEDINGTE GENERIERUNG 142 6.7 ZUSAMMENFASSUNG 144 6.8 AUFGABEN 146 VIII INHALT 6.8.1 WAHR ODER FALSCH? 146 6.8.2 FRAGEN 146 6.8.3 WELCHE ANTWORT IST RICHTIG? 148 6.9 ANTWORTEN 149 6.9.1 WAHR ODER FALSCH 149 6.9.2 FRAGEN 149 6.9.3 FOLGENDE ANTWORT IST RICHTIG 152 7 MODELLBILDUNG: LOGIK, SPEICHER, ZUSTANDSAUTOMATEN 153 7.1 KOMBINATORISCHE LOGIK 155^ 7.1.1 PROZEDURALE BLOECKE 155 7.1.2 NEBENLAEUFIGKEIT VON PROZESSEN 157 7.1.3 KONTINUIERLICHE ANWEISUNGEN 158 7.2 RTL-MODELLE IN VERILOG 158 7.3 ZUSTANDSAUTOMATEN 160 7.3.1 ZUSTANDSGRAPHEN 161 7.3.2 EXPLIZITE ZUSTANDSMASCHINEN 162 7.3.3 IMPLIZITE ZUSTANDSMASCHINEN 166 7.4 SPEICHER 167 7.5 BIDIREKTIONALE SIGNALE 169 7.6 ZUSAMMENFASSUNG 170 7.7 AUFGABEN 171 7.7.1 WAHR ODER FALSCH? 171 7.7.2 FRAGEN 171 7.7.3 WELCHE ANTWORT IST RICHTIG? 172 7.7.4 DESIGNAUFGABE 173 7.8 ANTWORTEN : 173 7.8.1 WAHR ODER FALSCH? 173 7.8.2 FRAGEN 174 7.8.3 FOLGENDE ANTWORT IST RICHTIG 176 8 LOGIKSYNTHESE MIT VERILOG 177 8.1 VERILOG FUER DIE LOGIKSYNTHESE 181 8.1.1 SYNTHESEFAEHIGE VERILOG-KONSTRUKTE 181 8.2 HARDWAREDEFMITION MIT VERILOG 184 8.2.1 VERHALTENSBESCHREIBUNG VON REIN KOMBINATORISCHEN SCHALTUNGEN 184 8.2.2 UNVOLLSTAENDIGE KOMBINATORIK UND LATCH INFERENCE 187 8.2.3 FLANKENGESTEUERTE ELEMENTE UND RTL-MODELLE 188 8.3 ZUSAMMENFASSUNG 199 8.4 AUFGABEN 200 INHALT IX 8.4.1 WAHR ODER FALSCH? 200 8.4.2 FRAGEN 200 8.4.3 WELCHE ANTWORT IST RICHTIG 201 8.5 ANTWORTEN 202 8.5.1 WAHR ODER FALSCH? 202 8.5.2 FRAGEN 203 8.5.3 FOLGENDE ANTWORT IST RICHTIG , 203 9 VERIFIKATION MIT VERILOG 205 9.1 VERIFIKATION MIT TESTBENCHES R. 206 9.1.1 GRENZEN 210 9.2 TESTBENCHENTWURF 211 9.2.1 EINGABEMUSTER UND AUSGABEANALYSE 211 9.2.2 SELBSTTESTENDE TESTBENCHES 212 9.2.3 VOLLSTAENDIGE VALIDIERUNG EINES 4-BIT-ADDIERERS MIT PARALLELEN MODELLEN 215 9.2.4 SPEZIELLE TESTMUSTER 217 9.2.5 TOP-DOWN-VERIFIKATION EINES ASIC-DESIGNS 223 9.3 ZUSAMMENFASSUNG 230 9.4 AUFGABEN 231 9.4.1 WAHR ODER FALSCH? 231 9.4.2 FRAGEN.: 231 9.4.3 ERGAENZEN SIE 231 9.5 ANTWORTEN 232 9.5.1 WAHR ODER FALSCH? 232 9.5.2 FRAGEN 232 9.5.3 ERGAENZEN SIE 234 10 SCHLUSSBEMERKUNGEN 235 11 BIBLIOGRAFIE 237 12 GLOSSAR 239 ANHANG A: MODELLE AUS KAPITEL 9 243 A.L KOMPLETTE VALIDIERUNG MIT TESTBENCH FUER ADDIERER 243 A.2 WALLACE-TREE-MULTIPLIZIERER 246 A.3 TOP-DOWN-VERIFIKATION DES 74LS299 SCHIEBEREGISTERS 248 A.3.1 DIE ASIC-BIBLIOTHEK CELLLIB.V 255 ANHANG B: SCHLUESSELWORTE 265 ANHANG C: VERILOG QUICK REFERENCE 267 X INHALT C.L MODULE 267 C.2 PARALLELE ANWEISUNGEN 267 C.3 DATEN-TYPEN 268 C.4 SEQUENTIELLE ANWEISUNGEN 268 C.5 GATTER-PRIMITIVE 269 C.6 VERZOEGERUNGEN (DELAYS) 270 C.7 OPERATOREN 270 C.8 ATTRIBUTE 272^ C.9 BLOCKIERENDE UND NICHT BLOCKIERENDE STATEMENTS 272 CIO TASKS UND FUNCTIONS 273 C.10.1 TASK 273 C.10.2FUNCTION 273 C.LL SYSTEM TASKS 274 C.L 1.1 AUSGABE VON ERGEBNISSEN 274 C.L 1.2 SIMULATIONSSTEUERUNG 274 C.L 1.3 PRUEFEN VON ZEITBEDINGUNGEN 274 C.L 1.4 LESEN AUS DATEIEN 274 C.12 UEBLICHE COMPILER-DIREKTIVEN 275 C.13 NICHT SYNTHESEFAEHIGE VERILOG-KONSTRUKTE 275 C.13.1 DEKLARATIONEN UND DEFINITIONEN 275 C.13.2 STATEMENTS 275 C.L3.3 OPERATOREN UND SONSTIGES 276 C.14 VERILOG 2001 276 C14.1 PORTS UND DATENTYPEN 276 C14.2 TASKS UND FUNCTIONS 277 C.14.3 GENERATE 277 C.L5 VEREINFACHTE SENSITIVITAETSLISTE 278 C.LOEPOTENZIERUNGSOPERATOR 278 C.17 VORZEICHENBEHAFTETE ARITHMETIK 278 C.18MULTIDIMENSIONALE FELDER 279 ANHANG D: VERILOG PRIMITIVE 281 D.L LOGISCHE GATTER 281 ANHANG E: DIE XILINX-VERSION DES MODELSIM-SIMULATORS 283 INDEX 285
adam_txt	VERILOG MODELLBILDUNG FUER SYNTHESE UND VERIFIKATION VON BERNHARD HOPPE OLDENBOURG VERLAG MUENCHEN WIEN INHALT VORWORT DES HERAUSGEBERS XI 1 EINLEITUNG - 1 2 ELECTRONIC-DESIGN MIT VERILOG HDL 5 2.1 DER DESIGN-ZYKLUS 9 2.1.1 DESIGNEINGABE 10 2.1.2 LOGIKSYNTHESE 12 2.1.3 PHYSIKALISCHE IMPLEMENTIERUNG 12 2.2 VERILOG 13 2.3 VERILOG IM DESIGNABLAUF 14 2.3.1 PORTS 15 2.3.2 VERHALTEN, STRUKTUR UND ZEIRVERZOEGERUNGEN 15 2.3.3 TESTBENCHES 16 2.3.4 COMPILER DIRECTIVES UND SYSTEM-TASKS 17 2.3.5 SDF FUER LAUFZEITEN 17 2.4 ZUSAMMENFASSUNG 19 2.5 UEBUNGSAUFGABEN 20 2.5.1 FRAGEN 20 2.5.2 WAHR ODER FALSCH 21 2.6 ANTWORTEN 21 2.6.1 FRAGEN 21 2.6.2 WAHR ODER FALSCH 22 3 DIE SPRACHE VERILOG 23 3.1 SYNTAX UND SEMANTIK 23 3.1.1 KOMMENTARE 24 3.1.2 LEERZEICHEN (WHITE SPACES) 24 3.1.3 BEZEICHNER (IDENTIFIER) 24 3.1.4 LOGISCHE ZUSTAENDE UND SIGNALSTAERKEN 25 3.1.5 OPERATOREN 26 3.1.6 ZAHLEN 27 3.1.7 ZEICHENKETTEN (STRINGS) 28 3.1.8 DATENTYPEN 29 3.1.9 DEKLARATIONEN VON DATENTYPEN 32 VI INHALT 3.1.10 KONSTANTEN 33 3.1.11 VERILOG-PRIMITIVE 34 3.1.12 PORTS VON PRIMITIVEN UND MODULEN 36 3.1.13 INSTANZIIERUNG VON PRIMITIVEN 36 3.2 AUSDRUECKE: OPERATOREN UND OPERANDEN 38 3.2.1 OPERANDEN 39 3.2.2 OPERATOREN 39 3.3 SYSTEM TASKS UND COMPILERANWEISUNGEN 45 3.3.1 SYSTEM-AUFGABEN 45 3.3.2 COMPILERANWEISUNGEN 47" 3.4 EIN EINFACHES VERILOG-MODELL MIT TESTUMGEBUNG 48 3.5 ZUSAMMENFASSUNG 52 3.6 UEBUNGSAUFGABEN 53 3.6.1 WAHR ODER FALSCH 53 3.6.2 FRAGEN 54 3.6.3 WIE LAUTET DIE RICHTIGE ANTWORT? 55 3.7 ANTWORTEN 56 3.7.1 WAHR ODER FALSCH 56 3.7.2 FRAGEN 57 3.7.3 FOLGENDE ANTWORT IST RICHTIG 59 4 MODELLE FUER GRUNDKOMPONENTEN 61 4.1 ANWENDERDEFMIERTE PRIMITIVE KOMPONENTEN 62 4.1.1 UNBEKANNTE ZUSTAENDE 64 4.1.2 SEQUENTIELLE UDPS 65 4.1.3 INITIALISIERUNG VON UDPS 70 4.1.4 ZELLBIBLIOTHEKEN: VORTEILE VON UDPS 71 4.2 SIGNALVERZOEGERUNGEN UND SPECIFY-BLOECKE 72 4.2.1 AUSGANGSPIN-DELAYS 73 4.2.2 PFADABHAENGIGE DELAYS 75 4.2.3 ZEITPRUEFUNGEN FUER STEUER- UND TAKTSIGNALE 79 4.2.4 TRAEGHEITS-UND TRANSPORT-VERZOEGERUNGEN 80 4.2.5 EIN KOMPLETTER SPECIFY-BLOCK 82 4.3 TREIBERSTAERKEN UND SIGNALAUFLOESUNG 85 4.3.1 AUFLOESEN VON SIGNALKONFLIKTEN 86 4.4 ZUSAMMENFASSUNG 87 4.5 UEBUNGSAUFGABEN 88 4.5.1 WAHR ODER FALSCH 88 4.5.2 FRAGEN 88 4.5.3 WELCHE ANTWORT IST RICHTIG? 89 INHALT VII_ 4.6 ANTWORTEN 90 4.6.1 WAHR ODER FALSCH 90 4.6.2 FRAGEN 91 4.6.3 FOLGENDE ANTWORT IST RICHTIG 94 5 STRUKTUR, HIERARCHIE, LAUFZEITEN 95 5.1 MODULE ALS INSTANZEN 96 5.1.1 HIERARCHISCHE NAMENSGEBUNG 96 5.1.2 GENERISCHE PARAMETER 98 5.2 RUECKLESEN VON LAUFZEITEN UND SDF-FORMAT :-. 99 5.2.1 STRUKTUR VON SDF-DATEIEN 101 5.2.2 SDF-ANNOTIERUNGEN BESTEHENDER VERILOG-KONSTRUKTE 101 5.3 ZUSAMMENFASSUNG 105 5.4 UEBUNGSAUFGABEN 106 5.4.1 WAHR ODER FALSCH 106 5.4.2 FRAGEN 106 5.5 ANTWORTEN 107 5.5.1 WAHR ODER FALSCH 107 5.5.2 FOLGENDE ANTWORT IST RICHTIG 107 6 VERHALTENSBESCHREIBUNG 111 6.1 ABSTRAKTIONSEBENEN : 111 6.2 NEBENLAEUFIGKEIT 112 6.2.1 CONTINUOUS ASSIGNMENT 113 6.3 PROZEDURALBLOECKE 116 6.3.1 PROZEDURALE ZUWEISUNGEN 118 6.3.2 KONTROLLSTRUKTUREN IN PROZEDURALEN BLOECKEN 122 6.3.3 BENANNTE BLOECKE UND UNTERBRECHUNGEN MIT DISABLE 129 6.3.4 CONTINOUS ASSIGNMENTS IN PROZEDUREN (PCAS) 132 6.3.5 ANFANGSWERTZUWEISUNG FUER VARIABLEN 133 6.4 UNTERPROGRAMME: TASKS UND FUNCTIONS 134 6.4.1 FUNCTIONS 134 6.4.2 TASKS 137 6.4.3 VEREINFACHTE DEKLARATION BEI VERILOG 2001 139 6.5 DER DATENTYP EVENT 140 6.6 ITERATIVE INSTANZIIERUNG MIT DEM GENERATE-STATEMENT 140 6.6.1 GENERATE-SCHLEIFEN 141 6.6.2 BEDINGTE GENERIERUNG 142 6.7 ZUSAMMENFASSUNG 144 6.8 AUFGABEN 146 VIII INHALT 6.8.1 WAHR ODER FALSCH? 146 6.8.2 FRAGEN 146 6.8.3 WELCHE ANTWORT IST RICHTIG? 148 6.9 ANTWORTEN 149 6.9.1 WAHR ODER FALSCH 149 6.9.2 FRAGEN 149 6.9.3 FOLGENDE ANTWORT IST RICHTIG 152 7 MODELLBILDUNG: LOGIK, SPEICHER, ZUSTANDSAUTOMATEN 153 7.1 KOMBINATORISCHE LOGIK 155^ 7.1.1 PROZEDURALE BLOECKE 155 7.1.2 NEBENLAEUFIGKEIT VON PROZESSEN 157 7.1.3 KONTINUIERLICHE ANWEISUNGEN 158 7.2 RTL-MODELLE IN VERILOG 158 7.3 ZUSTANDSAUTOMATEN 160 7.3.1 ZUSTANDSGRAPHEN 161 7.3.2 EXPLIZITE ZUSTANDSMASCHINEN 162 7.3.3 IMPLIZITE ZUSTANDSMASCHINEN 166 7.4 SPEICHER 167 7.5 BIDIREKTIONALE SIGNALE 169 7.6 ZUSAMMENFASSUNG 170 7.7 AUFGABEN 171 7.7.1 WAHR ODER FALSCH? 171 7.7.2 FRAGEN 171 7.7.3 WELCHE ANTWORT IST RICHTIG? 172 7.7.4 DESIGNAUFGABE 173 7.8 ANTWORTEN : 173 7.8.1 WAHR ODER FALSCH? 173 7.8.2 FRAGEN 174 7.8.3 FOLGENDE ANTWORT IST RICHTIG 176 8 LOGIKSYNTHESE MIT VERILOG 177 8.1 VERILOG FUER DIE LOGIKSYNTHESE 181 8.1.1 SYNTHESEFAEHIGE VERILOG-KONSTRUKTE 181 8.2 HARDWAREDEFMITION MIT VERILOG 184 8.2.1 VERHALTENSBESCHREIBUNG VON REIN KOMBINATORISCHEN SCHALTUNGEN 184 8.2.2 UNVOLLSTAENDIGE KOMBINATORIK UND LATCH INFERENCE 187 8.2.3 FLANKENGESTEUERTE ELEMENTE UND RTL-MODELLE 188 8.3 ZUSAMMENFASSUNG 199 8.4 AUFGABEN 200 INHALT IX 8.4.1 WAHR ODER FALSCH? 200 8.4.2 FRAGEN 200 8.4.3 WELCHE ANTWORT IST RICHTIG 201 8.5 ANTWORTEN 202 8.5.1 WAHR ODER FALSCH? 202 8.5.2 FRAGEN 203 8.5.3 FOLGENDE ANTWORT IST RICHTIG , 203 9 VERIFIKATION MIT VERILOG 205 9.1 VERIFIKATION MIT TESTBENCHES R. 206 9.1.1 GRENZEN 210 9.2 TESTBENCHENTWURF 211 9.2.1 EINGABEMUSTER UND AUSGABEANALYSE 211 9.2.2 SELBSTTESTENDE TESTBENCHES 212 9.2.3 VOLLSTAENDIGE VALIDIERUNG EINES 4-BIT-ADDIERERS MIT PARALLELEN MODELLEN 215 9.2.4 SPEZIELLE TESTMUSTER 217 9.2.5 TOP-DOWN-VERIFIKATION EINES ASIC-DESIGNS 223 9.3 ZUSAMMENFASSUNG 230 9.4 AUFGABEN 231 9.4.1 WAHR ODER FALSCH? 231 9.4.2 FRAGEN.: 231 9.4.3 ERGAENZEN SIE 231 9.5 ANTWORTEN 232 9.5.1 WAHR ODER FALSCH? 232 9.5.2 FRAGEN 232 9.5.3 ERGAENZEN SIE 234 10 SCHLUSSBEMERKUNGEN 235 11 BIBLIOGRAFIE 237 12 GLOSSAR 239 ANHANG A: MODELLE AUS KAPITEL 9 243 A.L KOMPLETTE VALIDIERUNG MIT TESTBENCH FUER ADDIERER 243 A.2 WALLACE-TREE-MULTIPLIZIERER 246 A.3 TOP-DOWN-VERIFIKATION DES 74LS299 SCHIEBEREGISTERS 248 A.3.1 DIE ASIC-BIBLIOTHEK CELLLIB.V 255 ANHANG B: SCHLUESSELWORTE 265 ANHANG C: VERILOG QUICK REFERENCE 267 X INHALT C.L MODULE 267 C.2 PARALLELE ANWEISUNGEN 267 C.3 DATEN-TYPEN 268 C.4 SEQUENTIELLE ANWEISUNGEN 268 C.5 GATTER-PRIMITIVE 269 C.6 VERZOEGERUNGEN (DELAYS) 270 C.7 OPERATOREN 270 C.8 ATTRIBUTE 272^ C.9 BLOCKIERENDE UND NICHT BLOCKIERENDE STATEMENTS 272 CIO TASKS UND FUNCTIONS 273 C.10.1 TASK 273 C.10.2FUNCTION 273 C.LL SYSTEM TASKS 274 C.L 1.1 AUSGABE VON ERGEBNISSEN 274 C.L 1.2 SIMULATIONSSTEUERUNG 274 C.L 1.3 PRUEFEN VON ZEITBEDINGUNGEN 274 C.L 1.4 LESEN AUS DATEIEN 274 C.12 UEBLICHE COMPILER-DIREKTIVEN 275 C.13 NICHT SYNTHESEFAEHIGE VERILOG-KONSTRUKTE 275 C.13.1 DEKLARATIONEN UND DEFINITIONEN 275 C.13.2 STATEMENTS 275 C.L3.3 OPERATOREN UND SONSTIGES 276 C.14 VERILOG 2001 276 C14.1 PORTS UND DATENTYPEN 276 C14.2 TASKS UND FUNCTIONS 277 C.14.3 GENERATE 277 C.L5 VEREINFACHTE SENSITIVITAETSLISTE 278 C.LOEPOTENZIERUNGSOPERATOR 278 C.17 VORZEICHENBEHAFTETE ARITHMETIK 278 C.18MULTIDIMENSIONALE FELDER 279 ANHANG D: VERILOG PRIMITIVE 281 D.L LOGISCHE GATTER 281 ANHANG E: DIE XILINX-VERSION DES MODELSIM-SIMULATORS 283 INDEX 285
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