Verfügbarkeit: VHDL-Simulation und -Synthese

VHDL-Simulation und -Synthese: Entwurf digitaler Schaltungen und Systeme

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Reichardt, Jürgen 1952- (VerfasserIn), Schwarz, Bernd (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	Berlin ; Boston De Gruyter Oldenbourg [2020]
Ausgabe:	8. Auflage
Schriftenreihe:	De Gruyter Studium
Schlagworte:	VHDL Lehrbuch
Online-Zugang:	Inhaltsverzeichnis
Beschreibung:	Bis zur 7. Auflage unter dem Titel: VHDL-Synthese Laut Vorwort handelt es sich um die "vollständig überarbeitete 8. Auflage" Literaturverzeichnis: Seite 535-541
Beschreibung:	XIII, 551 Seiten Illustrationen, Diagramme 24 cm x 17 cm
ISBN:	9783110673456 3110673452

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adam_text	INHALTSVERZEICHNIS 1 EINLEITUNG UND UEBERSICHT ........................................................................................ 1 1.1 MOTIVATION ................................................................................................................... 1 1.2 ZIELE UND ORGANISATION DIESES BUCHES ........................................................................ 3 1.3 VHDL ENTWURFSMETHODIK .......................................................................................... 6 1.4 SYNTAXNOTATION ............................................................................................................ 8 2 VHDL-ENTWURF EINFACHER SCHALTNETZE ................................................................. X 1 2.1 ENTITY, ARCHITEKTUR UND SIGNALE ................................................................................ 11 2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE ......................................................... 14 2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN .................................................................. 15 2.1.3 DEKLARATION VON BUSSIGNALEN ................................................................................... 17 2.2 VHDL-SIMULATION MIT MODELSIM ............................................................................ 17 2.2.1 EMPFOHLENE PROJ EKTORDNERSTRUKTUR .......................................................................... 18 2.2.2 UEBERSICHT ZUM ENTWICKLUNGSABLAUF ......................................................................... 19 2.3 SCHALTNETZE MIT BOOLESCHEN GLEICHUNGEN .............................................................. 26 2.3.1 MODELLIERUNG VON HALB- UND VOLLADDIEREM ........................................................... 28 2.3.2 BESONDERHEITEN BEI DER SIMULATION VON STRUKTURMODELLEN ..................................... 31 2.4 SIMULATION MIT EINFACHEN VHDL-TESTUMGEBUNGEN ............................................... 34 2.5 FPGA-SYNTHESE EINFACHER KOMBINATORISCHER SCHALTUNGEN MIT VIVADO .................. 36 2.5.1 PROGRAMMINSTALLATION .............................................................................................. 36 2.5.2 KONFIGURATION EINES RTL-PROJEKTES IN VIVADO ....................................................... 38 2.5.3 FUNKTIONALE SIMULATION DES VHDL-CODES ............................................................. 42 2.5.4 SYNTHESE UND IMPLEMENTIERUNG .............................................................................. 46 2.5.5 ANALYSE DER SCHALTUNGSIMPLEMENTIERUNG ............................................................... 51 2.5.6 ERZEUGUNG DER PROGRAMMIERDATEI, HARDWAREDOWNLOAD UND TEST ........................... 54 2.6 SCHALTNETZE MIT NEBENLAEUFIGEN SIGNALZUWEISUNGEN ................................................ 56 2.6.1 UNBEDINGTE SIGNALZUWEISUNG ................................................................................... 56 2.6.2 SELEKTIVE UND BEDINGTE SIGNALZUWEISUNG................................................................ 57 2.7 UEBUNGSAUFGABEN ...................................................................................................... 62 VIII INHALTSVERZEICHNIS 3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN ......................................... 65 3.1 PROZESSE ................................................................................................................... 65 3.1.1 DEKLARATION UND AUSFUEHRUNG VON PROZESSEN ........................................................... 66 3.2 SCHALTNETZE MIT SEQUENZIELLEN ANWEISUNGEN ........................................................... 69 3.2.1 DIE CASE-ANWEISUNG ................................................................................................ 70 3.2.2 DIE IF-ANWEISUNG .................................................................................................... 74 3.2.3 SCHLEIFENKONSTRUKTE ................................................................................................. 80 3.2.3.1 FOR LOOP ..................................................................................................... 80 3.2.3.2 WHILE LOOP ................................................................................................. 82 3.3 EINFACHE SCHALTWERKE .............................................................................................. 84 3.3.1 D-FLIPFLOPS UND REGISTER ......................................................................................... 84 3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN .......................................................... 84 3.3.1.2 TESTBENCH ZUM D-FLIPFLOP ........................................................................ 86 3.3.1.3 ENTWURF VON REGISTERN .............................................................................. 88 3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN ................... 89 3.3.2 JOHNSON-ZAEHLER MIT TAKTTEILER .................................................................................. 91 3.3.3 PARAMETRISIERTES SCHIEBEREGISTER .............................................................................. 93 3.4 ERZEUGUNG VON LATCHES ............................................................................................ 96 3.5 VERMEIDBARE SYNTHESEFEHLER .................................................................................... 98 3.5.1 KOMBINATORISCHE SCHLEIFEN ...................................................................................... 99 3.5.2 FEHLVERHALTEN DURCH UNVOLLSTAENDIGE EMPFINDLICHKEITSLISTEN .................................. 100 3.6 RTL-SYNTHESERICHTLINIEN ........................................................................................ 102 3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN ................................................. 103 3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK .................................................................. 104 3.7 TESTBENCH-PROZESSE ............................................................................................... 104 3.8 UEBUNGSAUFGABEN ..................................................................................................... 110 4 TRI-STATE- UND DON * T-CARE-MODELLIERUNG .......................................................... 117 4.1 DIE DATENTYPEN STD ULOGIC UND STD LOGIC ............................................................... 117 4.2 REALISIERUNG VON TRI-STATE-AUSGANGSSTUFEN .......................................................... 120 4.3 DON * T-CARE-WERTE ALS AUSGANGSSIGNAL .................................................................. 125 4.4 DON * T-CARE-WERTE ALS EINGANGSSIGNAL ................................................................... 127 4.5 KONVERSION DER DATENTYPEN BIT UND BIT VECTOR ...................................................... 130 4.6 UEBUNGSAUFGABEN .................................................................................................... 133 INHALTSVERZEICHNIS IX 5 ARITHMETIK UND SYNCHRONZAEHLER......................................................................... 135 5.1 ARITHMETIK-OPERATOREN UND ZUGEHOERIGE DATENTYPEN .............................................. 135 5.2 KOMPARATOR SN74XX85 ......................................................................................... 138 5.3 ENTWURF VON SYNCHRONZAEHLEM ............................................................................... 140 5.4 ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED ............................................ 145 5.5 INTEGER-ARITHMETIK .................................................................................................. 149 5.6 KONVERSIONSFUNKTIONEN UND INDIZIERTER ZUGRIFF AUF FELDELEMENTE ........................ 152 5.7 ARITHMETIK MIT SYNOPYS BIBLIOTHEKEN ................................................................... 155 5.8 HINWEISE ZUR VERWENDUNG DER DATENTYPEN ........................................................... 156 5.9 UEBUNGSAUFGABEN ..................................................................................................... 158 6 FPGA-SYNTHESE UND IMPLEMENTIERUNG SYNCHRONER SCHALTUNGEN................... 163 6.1 FPGA-TECHNOLOGIEN .............................................................................................. 165 6.1.1 GRUNDKOMPONENTEN KOMBINATORISCHER UND SEQUENZIELLER LOGIK IN FPGAS ........ 166 6.1.2 DIE ARCHITEKTUR VON SRAM-BASIERTEN FPGAS ..................................................... 167 6.1.3 TECHNOLOGISCHE ENTWICKLUNGSTRENDS BEI FPGAS ................................................... 173 6.2 FPGA-ENTWURF SYNCHRONER SCHALTUNGEN MIT VIVADO ............................................ 174 6.2.1 FUNKTIONALE SIMULATION MIT VIVADO ....................................................................... 176 6.2.2 VHDL-SYNTHESE UND IMPLEMENTIERUNG ................................................................. 178 6.2.3 STATISCHE TIMING-ANALYSE ...................................................................................... 181 6.2.4 POST-IMPLEMENTATION-TIMING-SIMULATION .............................................................. 185 6.2.5 PROGRAMMIERUNG DES FPGAS ................................................................................. 188 6.3 EXTERNE BESCHALTUNG DES FPGAS ............................................................................ 188 6.3.1 ANALYSE VON OUTPUT-CONSTRAINTS ............................................................................ 188 6.3.2 ANALYSE VON INPUT-CONSTRAINTS .............................................................................. 191 6.3.3 ASYNCHRONE RESETS ................................................................................................ 193 7 ENTWURF VON ZUSTANDSAUTOMATEN ....................................................................... 197 7.1 AUTOMATENVARIANTEN ................................................................................................ 197 7.2 MOORE-AUTOMAT FUER EINE IMPULSFOLGENERKENNUNG ................................................ 200 7.3 ENTWURFSBEISPIEL FUER EINEN MEALY-AUTOMATEN ...................................................... 204 7.4 VHDL-SYNTAXVARIANTEN ........................................................................................ 210 7.4.1 DIE ZWEI-PROZESS-DARSTELLUNG .............................................................................. 211 7.4.2 DIE MEHR-PROZESS-DARSTELLUNG ............................................................................. 212 7.4.2.1 SCHNITTSTELLENSYNCHRONISATION ................................................................ 212 7.4.2.2 MASSNAHMEN ZUR TAKTFREQUENZERHOEHUNG ................................................ 215 X INHALTSVERZEICHNIS 7A.23 MASSNAHME ZUR REDUZIERUNG DER LATENZZEIT .......................................... 216 7.4.3 DIE EIN-PROZESS-DARSTELLUNG ................................................................................. 219 7.4.4 VERGLEICH DER SYNTAXVARIANTEN............................................................................... 220 7.5 ZUSTANDSCODIERUNG ................................................................................................. 221 7.5.1 ZUSTANDSCODIERUNG IN VIVADO ................................................................................ 221 7.5.2 ANALYSE VON PSEUDOZUSTAENDEN ............................................................................... 223 7.5.3 UMSETZUNG DER ZUSTANDSCODIERUNG IM VHDL-CODE ............................................ 229 7.5.4 ZUSAMMENFASSUNG DER ERGEBNISSE ZUR ZUSTANDSCODIERUNG ................................... 231 7.6 UEBUNGSAUFGABEN .................................................................................................... 232 8 STRUKTURELLER VHDL-ENTWURF ............................................................................ 235 8.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG...................................................... 236 8.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN .............................................................. 239 8.2.1 STRUKTURELLER ENTWURF EINES 4-ZU-2-PRIORITAETSENCODERS ......................................... 241 8.2.1.1 KOMPONENTENDEKLARATION .................................................. 244 8.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG ....................... 244 8.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN ........................... 245 8.2.1.4 MODELLPARAMETRISIERUNG ......................................................................... 246 8.2.1.5 ITERATIVE INSTANZIIERUNG ........................................................................... 248 8.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT ......................................... 251 8.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN ........................ 256 8.3 STRUKTURIERUNG MIT UNTERPROGRAMMEN .................................................................. 258 8.3.1 LOKALE PROZEDUREN UND FUNKTIONEN ....................................................................... 258 8.3.2 DEFINITION UND EINSATZ VON PACKAGES ..................................................................... 263 8.4 KOMPONENTENENTWURF FUER EINE IP-ZENTRIERTE ENTWURFSMETHODE ............................ 266 8.4.1 INSTANZIIERUNG VON RAM- UND ROM-ZELLEN MIT PROZESSEN ................................. 267 8.4.2 ERZEUGUNG VON IP-KOMPONENTENSYMBOLEN IN VIVADO ......................................... 273 8.5 UEBUNGSAUFGABEN .................................................................................................... 279 9 ENTWURF EINES RISC-PROZESSORS ......................................................................... 281 9.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN .................................................................. 282 9.1.1 DAS PROGRAMMIERMODELL ........................................................................................ 282 9.1.2 DER INSTRUKTIONSSATZ ............................................................................................... 284 9.1.3 INSTRUKTIONSFORMATE ................................................................................................ 284 9.2 PROZESSORARCHITEKTUR UND -PROGRAMMIERUNG ......................................................... 285 9.3 VHDL-REALISIERUNG ............................................................................................... 288 INHALTSVERZEICHNIS XI 9.3.1 REGISTERFILE ............................................................................................................ 289 9.3.2 INSTRUKTIONS- UND DATENSPEICHER ............................................................................ 292 9.3.3 INSTRUCTION FETCH (IF) ............................................................................................ 295 9.3.4 INSTRUCTION DECODE (ID) ......................................................................................... 296 9.3.5 EXECUTE (EX) ........................................................................................................ 299 9.3.6 MEMORY ACCESS (MEM) ....................................................................................... 301 9.3.7 TOP-LEVEL-ARCHITEKTUR DES RISC-PROZESSORS ........................................................ 304 9.3.8 EINFACHE TESTBENCH FUER DEN RISC-PROZESSOR ........................................................ 306 9.4 ENTWURFS VERIFIKATION ............................................................................................. 307 9.4.1 VERMEIDUNG VON RW-HAZARDS ............................................................................... 308 9.4.2 VERMEIDUNG VON C-HAZARDS ................................................................................. 309 9.4.3 SPEICHERN UND LESEN DES DATENSPEICHERS ........... ; ................................................ 311 9.5 FPGA-IMPLEMENTIERUNG ....................................................................................... 313 10 MODELLIERUNG DIGITALER FILTER .............................................................................. 315 10.1 FIR-FILTER .............................................................................................................. 317 10.1.1 PARALLELE FIR-FILTERSTRUKTUREN .............................................................................. 317 10.1.2 ZAHLENDARSTELLUNG IM Q-FORMAT ........................................................................... 322 10.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN .......... 324 10.1.2.2 BINAERE MULTIPLIKATION .......................................................................... 325 10.1.3 FILTERSKALIERUNG UND BEISPIELFILTER ....................................................................... 326 10.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN ................................................... 330 10.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN .................................. 330 10.1.4.2 BASISMODELL DER DIREKTFORM ................................................................ 333 10.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM ................... 341 10.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM ............... 344 10.1.4.5 LINEAR-PHASEN-STRUKTUR.......................................................................... 355 10.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER ............ 365 10.1.4.7 SYSTOLISCHE FIR FILTER .......................................................................... 370 10.1.4.8 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND DER TIMING-ANALYSEN .......................................................................... 377 10.1.5 SEQUENZIELLE FIR-STRUKTUR MIT MAC-EINHEIT ...................................................... 381 10.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT ..................................................... 383 10.1.5.2 RINGPUFFER FUER DIE ABTASTWERTE .............................................................. 385 10.1.5.3 KOEFFIZIENTEN-ROM ............................................................................... 387 10.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN ................................. 389 XII INHALTSVERZEICHNIS 10.1.5.5 SIMULATIONS- UND SYNTHESEERGEBNISSE .................................................. 392 10.1.6 TAKTSCHEMATA DER FILTERDATENPFADE ........................................................................ 396 10.1.6.1 AUDIODATENRATE ..................................................................................... 397 10.1.6.2 HOHE DATENRATEN ................................................................................... 398 10.2 IIR-FILTER ................................................................................................................. 398 10.2.1 KOEFFIZIENTENBERECHNUNG UND BEISPIELFILTER ......................................................... 399 10.2.2 PARALLELE STRUKTUREN FUER IIR-FILTER 2. ORDNUNG .................................................... 403 10.2.3 VHDL-MODELLE FUER VARIANTEN DER DIREKTFORM II ................................................ 406 10.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II ............................................. 407 10.2.3.2 MODIFIZIERTE DIREKTFORM II ................................................................... 415 10.2.3.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE FUER DIE IIR-FILTERVARIANTEN ......................................................................... 420 10.2.4 SINUSGENERATOR ALS SYNTHESEFAEHIGE TESTBENCH ...................................................... 420 10.2.5 ENTWURFSSCHRITTE FUER IIR-FILTER .............................................................................. 427 10.3 FPGA-ENTWURF MIT SIMULINK .................................................................................. 428 11 ZUSTANDSDIFFERENZENGLEICHUNGEN FUER BEOBACHTER .............................................. 431 11.1 ZEITINVARIANTE UND LINEARE SYSTEME ........................................................................ 434 11.1.1 ZEITLICHE DISKRETISIERUNG ...................................................................................... 435 11.1.2 VHDL-MODELL FUER DIE ZUSTANDSDIFFERENZENGLEICHUNGEN ..................................... 439 11.2 NUMERISCHE INTEGRATION VON GEKOPPELTEN DIFFERENTIALGLEICHUNGEN ....................... 446 11.2.1 RECHTECK- UND TRAPEZINTEGRATION .......................................................................... 447 11.2.2 VHDL-MODELL DER KOMBINIERTEN NUMERISCHEN INTEGRATION .................................. 451 11.2.3 PROZESSORELEMENT MIT MEHRZYKLUS-DATENPFAD ...................................................... 458 11.2.3.1 ALGORITHMISCHES ZUSTANDSDIAGRAMM ................................................... 459 11.2.3.2 DATENPFAD MIT MEHRFACH-RESSOURCENNUTZUNG ..................................... 461 11.2.3.3 VHDL-MODELLIERUNG DES PROZESSORELEMENTES .................................... 465 11.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE ............................................................ 475 11.4 NICHTLINEARE, GEKOPPELTE INTEGRALGLEICHUNGEN ........................................................ 480 11.4.1 ODOMETRIE MIT EINEM EINSPUR-FAHRZEUGMODELL .................................................. 481 11.4.2 VHDL-MODELL DES NICHTLINEAREN DOPPELINTEGRATORS ........................................... 484 12 ERWEITERUNGEN DURCH DEN STANDARD VHDL-2008 ............................................. 501 BLOCKKOMMENTARE .................................................................................................. 501 AGGREGATE AUF DER LINKEN SEITE EINER SIGNALZUWEISUNG ......................................... 501 ANGABE DER FELDDIMENSIONEN BEI DER SIGNALDEKLARATION ...................................... 502 BITSTRING KONSTANTEN .............................................................................................. 502 INHALTSVERZEICHNIS XIII SIGNALAUSDRUECKE IN PORT MAP-ANWEISUNGEN ......................................................... 503 LESEN VON OUTPUT PORTS ........................................................................................ 503 BITWEISE BOOLE * SCHE VERKNUEPFUNGEN ................................................................... 504 NEUE VERGLEICHSOPERATOREN .................................................................................. 505 VERKNUEPFUNG SKALARER SIGNALE MIT SIGNAL-ARRAYS ................................................. 505 VERWENDUNG VON SCHIEBE- UND ROTATIONSOPERATOREN ............................................ 506 VEREINFACHUNG BOOLESCHER AUSDRUECKE IN BEDINGUNGSAUSDRUECKEN ...................... 507 SENSITIVITYLISTE KOMBINATORISCHER PROZESSE ........................................................... 507 BEDINGTE UND SELEKTIVE SIGNALZUWEISUNGEN IN PROZESSEN .................................... 507 DON * T CARES AUF DER LINKEN SEITE DER WAHRHEITSTABELLE ......................................... 508 BEDINGTE KOMPONENTENINSTANZIIERUNG .................................................................. 509 DEKLARATION EINES KONTEXTES ................................................................................. 509 DATENFORMAT FUER FESTKOMMAZAHLEN IM Q-FORMAT ................................................. 510 DATENFORMAT FUER GLEITKOMMAZAHLEN ..................................................................... 515 13 ANHANG.................................................................................................................. 517 13.1 VHDL-CODIERUNGSEMPFEHLUNGEN......................................................................... 517 13.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME ............................... 521 13.3 LISTE DER GEBRAEUCHLICHSTEN VHDL-SCHLUESSELWORTE ................................................ 524 13.4 VHDL-SYNTAXUEBERSICHT UND BIBLIOTHEKEN ............................................................. 525 14 LITERATURVERZEICHNIS ............................................................................................ 535 15 SACHREGISTER .......................................................................................................... 543
adam_txt	INHALTSVERZEICHNIS 1 EINLEITUNG UND UEBERSICHT . 1 1.1 MOTIVATION . 1 1.2 ZIELE UND ORGANISATION DIESES BUCHES . 3 1.3 VHDL ENTWURFSMETHODIK . 6 1.4 SYNTAXNOTATION . 8 2 VHDL-ENTWURF EINFACHER SCHALTNETZE . X 1 2.1 ENTITY, ARCHITEKTUR UND SIGNALE . 11 2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE . 14 2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN . 15 2.1.3 DEKLARATION VON BUSSIGNALEN . 17 2.2 VHDL-SIMULATION MIT MODELSIM . 17 2.2.1 EMPFOHLENE PROJ EKTORDNERSTRUKTUR . 18 2.2.2 UEBERSICHT ZUM ENTWICKLUNGSABLAUF . 19 2.3 SCHALTNETZE MIT BOOLESCHEN GLEICHUNGEN . 26 2.3.1 MODELLIERUNG VON HALB- UND VOLLADDIEREM . 28 2.3.2 BESONDERHEITEN BEI DER SIMULATION VON STRUKTURMODELLEN . 31 2.4 SIMULATION MIT EINFACHEN VHDL-TESTUMGEBUNGEN . 34 2.5 FPGA-SYNTHESE EINFACHER KOMBINATORISCHER SCHALTUNGEN MIT VIVADO . 36 2.5.1 PROGRAMMINSTALLATION . 36 2.5.2 KONFIGURATION EINES RTL-PROJEKTES IN VIVADO . 38 2.5.3 FUNKTIONALE SIMULATION DES VHDL-CODES . 42 2.5.4 SYNTHESE UND IMPLEMENTIERUNG . 46 2.5.5 ANALYSE DER SCHALTUNGSIMPLEMENTIERUNG . 51 2.5.6 ERZEUGUNG DER PROGRAMMIERDATEI, HARDWAREDOWNLOAD UND TEST . 54 2.6 SCHALTNETZE MIT NEBENLAEUFIGEN SIGNALZUWEISUNGEN . 56 2.6.1 UNBEDINGTE SIGNALZUWEISUNG . 56 2.6.2 SELEKTIVE UND BEDINGTE SIGNALZUWEISUNG. 57 2.7 UEBUNGSAUFGABEN . 62 VIII INHALTSVERZEICHNIS 3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN . 65 3.1 PROZESSE . 65 3.1.1 DEKLARATION UND AUSFUEHRUNG VON PROZESSEN . 66 3.2 SCHALTNETZE MIT SEQUENZIELLEN ANWEISUNGEN . 69 3.2.1 DIE CASE-ANWEISUNG . 70 3.2.2 DIE IF-ANWEISUNG . 74 3.2.3 SCHLEIFENKONSTRUKTE . 80 3.2.3.1 FOR LOOP . 80 3.2.3.2 WHILE LOOP . 82 3.3 EINFACHE SCHALTWERKE . 84 3.3.1 D-FLIPFLOPS UND REGISTER . 84 3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN . 84 3.3.1.2 TESTBENCH ZUM D-FLIPFLOP . 86 3.3.1.3 ENTWURF VON REGISTERN . 88 3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN . 89 3.3.2 JOHNSON-ZAEHLER MIT TAKTTEILER . 91 3.3.3 PARAMETRISIERTES SCHIEBEREGISTER . 93 3.4 ERZEUGUNG VON LATCHES . 96 3.5 VERMEIDBARE SYNTHESEFEHLER . 98 3.5.1 KOMBINATORISCHE SCHLEIFEN . 99 3.5.2 FEHLVERHALTEN DURCH UNVOLLSTAENDIGE EMPFINDLICHKEITSLISTEN . 100 3.6 RTL-SYNTHESERICHTLINIEN . 102 3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN . 103 3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK . 104 3.7 TESTBENCH-PROZESSE . 104 3.8 UEBUNGSAUFGABEN . 110 4 TRI-STATE- UND DON * T-CARE-MODELLIERUNG . 117 4.1 DIE DATENTYPEN STD ULOGIC UND STD LOGIC . 117 4.2 REALISIERUNG VON TRI-STATE-AUSGANGSSTUFEN . 120 4.3 DON * T-CARE-WERTE ALS AUSGANGSSIGNAL . 125 4.4 DON * T-CARE-WERTE ALS EINGANGSSIGNAL . 127 4.5 KONVERSION DER DATENTYPEN BIT UND BIT VECTOR . 130 4.6 UEBUNGSAUFGABEN . 133 INHALTSVERZEICHNIS IX 5 ARITHMETIK UND SYNCHRONZAEHLER. 135 5.1 ARITHMETIK-OPERATOREN UND ZUGEHOERIGE DATENTYPEN . 135 5.2 KOMPARATOR SN74XX85 . 138 5.3 ENTWURF VON SYNCHRONZAEHLEM . 140 5.4 ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED . 145 5.5 INTEGER-ARITHMETIK . 149 5.6 KONVERSIONSFUNKTIONEN UND INDIZIERTER ZUGRIFF AUF FELDELEMENTE . 152 5.7 ARITHMETIK MIT SYNOPYS BIBLIOTHEKEN . 155 5.8 HINWEISE ZUR VERWENDUNG DER DATENTYPEN . 156 5.9 UEBUNGSAUFGABEN . 158 6 FPGA-SYNTHESE UND IMPLEMENTIERUNG SYNCHRONER SCHALTUNGEN. 163 6.1 FPGA-TECHNOLOGIEN . 165 6.1.1 GRUNDKOMPONENTEN KOMBINATORISCHER UND SEQUENZIELLER LOGIK IN FPGAS . 166 6.1.2 DIE ARCHITEKTUR VON SRAM-BASIERTEN FPGAS . 167 6.1.3 TECHNOLOGISCHE ENTWICKLUNGSTRENDS BEI FPGAS . 173 6.2 FPGA-ENTWURF SYNCHRONER SCHALTUNGEN MIT VIVADO . 174 6.2.1 FUNKTIONALE SIMULATION MIT VIVADO . 176 6.2.2 VHDL-SYNTHESE UND IMPLEMENTIERUNG . 178 6.2.3 STATISCHE TIMING-ANALYSE . 181 6.2.4 POST-IMPLEMENTATION-TIMING-SIMULATION . 185 6.2.5 PROGRAMMIERUNG DES FPGAS . 188 6.3 EXTERNE BESCHALTUNG DES FPGAS . 188 6.3.1 ANALYSE VON OUTPUT-CONSTRAINTS . 188 6.3.2 ANALYSE VON INPUT-CONSTRAINTS . 191 6.3.3 ASYNCHRONE RESETS . 193 7 ENTWURF VON ZUSTANDSAUTOMATEN . 197 7.1 AUTOMATENVARIANTEN . 197 7.2 MOORE-AUTOMAT FUER EINE IMPULSFOLGENERKENNUNG . 200 7.3 ENTWURFSBEISPIEL FUER EINEN MEALY-AUTOMATEN . 204 7.4 VHDL-SYNTAXVARIANTEN . 210 7.4.1 DIE ZWEI-PROZESS-DARSTELLUNG . 211 7.4.2 DIE MEHR-PROZESS-DARSTELLUNG . 212 7.4.2.1 SCHNITTSTELLENSYNCHRONISATION . 212 7.4.2.2 MASSNAHMEN ZUR TAKTFREQUENZERHOEHUNG . 215 X INHALTSVERZEICHNIS 7A.23 MASSNAHME ZUR REDUZIERUNG DER LATENZZEIT . 216 7.4.3 DIE EIN-PROZESS-DARSTELLUNG . 219 7.4.4 VERGLEICH DER SYNTAXVARIANTEN. 220 7.5 ZUSTANDSCODIERUNG . 221 7.5.1 ZUSTANDSCODIERUNG IN VIVADO . 221 7.5.2 ANALYSE VON PSEUDOZUSTAENDEN . 223 7.5.3 UMSETZUNG DER ZUSTANDSCODIERUNG IM VHDL-CODE . 229 7.5.4 ZUSAMMENFASSUNG DER ERGEBNISSE ZUR ZUSTANDSCODIERUNG . 231 7.6 UEBUNGSAUFGABEN . 232 8 STRUKTURELLER VHDL-ENTWURF . 235 8.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG. 236 8.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN . 239 8.2.1 STRUKTURELLER ENTWURF EINES 4-ZU-2-PRIORITAETSENCODERS . 241 8.2.1.1 KOMPONENTENDEKLARATION . 244 8.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG . 244 8.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN . 245 8.2.1.4 MODELLPARAMETRISIERUNG . 246 8.2.1.5 ITERATIVE INSTANZIIERUNG . 248 8.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT . 251 8.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN . 256 8.3 STRUKTURIERUNG MIT UNTERPROGRAMMEN . 258 8.3.1 LOKALE PROZEDUREN UND FUNKTIONEN . 258 8.3.2 DEFINITION UND EINSATZ VON PACKAGES . 263 8.4 KOMPONENTENENTWURF FUER EINE IP-ZENTRIERTE ENTWURFSMETHODE . 266 8.4.1 INSTANZIIERUNG VON RAM- UND ROM-ZELLEN MIT PROZESSEN . 267 8.4.2 ERZEUGUNG VON IP-KOMPONENTENSYMBOLEN IN VIVADO . 273 8.5 UEBUNGSAUFGABEN . 279 9 ENTWURF EINES RISC-PROZESSORS . 281 9.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN . 282 9.1.1 DAS PROGRAMMIERMODELL . 282 9.1.2 DER INSTRUKTIONSSATZ . 284 9.1.3 INSTRUKTIONSFORMATE . 284 9.2 PROZESSORARCHITEKTUR UND -PROGRAMMIERUNG . 285 9.3 VHDL-REALISIERUNG . 288 INHALTSVERZEICHNIS XI 9.3.1 REGISTERFILE . 289 9.3.2 INSTRUKTIONS- UND DATENSPEICHER . 292 9.3.3 INSTRUCTION FETCH (IF) . 295 9.3.4 INSTRUCTION DECODE (ID) . 296 9.3.5 EXECUTE (EX) . 299 9.3.6 MEMORY ACCESS (MEM) . 301 9.3.7 TOP-LEVEL-ARCHITEKTUR DES RISC-PROZESSORS . 304 9.3.8 EINFACHE TESTBENCH FUER DEN RISC-PROZESSOR . 306 9.4 ENTWURFS VERIFIKATION . 307 9.4.1 VERMEIDUNG VON RW-HAZARDS . 308 9.4.2 VERMEIDUNG VON C-HAZARDS . 309 9.4.3 SPEICHERN UND LESEN DES DATENSPEICHERS . ; . 311 9.5 FPGA-IMPLEMENTIERUNG . 313 10 MODELLIERUNG DIGITALER FILTER . 315 10.1 FIR-FILTER . 317 10.1.1 PARALLELE FIR-FILTERSTRUKTUREN . 317 10.1.2 ZAHLENDARSTELLUNG IM Q-FORMAT . 322 10.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN . 324 10.1.2.2 BINAERE MULTIPLIKATION . 325 10.1.3 FILTERSKALIERUNG UND BEISPIELFILTER . 326 10.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN . 330 10.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN . 330 10.1.4.2 BASISMODELL DER DIREKTFORM . 333 10.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM . 341 10.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM . 344 10.1.4.5 LINEAR-PHASEN-STRUKTUR. 355 10.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER . 365 10.1.4.7 SYSTOLISCHE FIR FILTER . 370 10.1.4.8 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND DER TIMING-ANALYSEN . 377 10.1.5 SEQUENZIELLE FIR-STRUKTUR MIT MAC-EINHEIT . 381 10.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT . 383 10.1.5.2 RINGPUFFER FUER DIE ABTASTWERTE . 385 10.1.5.3 KOEFFIZIENTEN-ROM . 387 10.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN . 389 XII INHALTSVERZEICHNIS 10.1.5.5 SIMULATIONS- UND SYNTHESEERGEBNISSE . 392 10.1.6 TAKTSCHEMATA DER FILTERDATENPFADE . 396 10.1.6.1 AUDIODATENRATE . 397 10.1.6.2 HOHE DATENRATEN . 398 10.2 IIR-FILTER . 398 10.2.1 KOEFFIZIENTENBERECHNUNG UND BEISPIELFILTER . 399 10.2.2 PARALLELE STRUKTUREN FUER IIR-FILTER 2. ORDNUNG . 403 10.2.3 VHDL-MODELLE FUER VARIANTEN DER DIREKTFORM II . 406 10.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II . 407 10.2.3.2 MODIFIZIERTE DIREKTFORM II . 415 10.2.3.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE FUER DIE IIR-FILTERVARIANTEN . 420 10.2.4 SINUSGENERATOR ALS SYNTHESEFAEHIGE TESTBENCH . 420 10.2.5 ENTWURFSSCHRITTE FUER IIR-FILTER . 427 10.3 FPGA-ENTWURF MIT SIMULINK . 428 11 ZUSTANDSDIFFERENZENGLEICHUNGEN FUER BEOBACHTER . 431 11.1 ZEITINVARIANTE UND LINEARE SYSTEME . 434 11.1.1 ZEITLICHE DISKRETISIERUNG . 435 11.1.2 VHDL-MODELL FUER DIE ZUSTANDSDIFFERENZENGLEICHUNGEN . 439 11.2 NUMERISCHE INTEGRATION VON GEKOPPELTEN DIFFERENTIALGLEICHUNGEN . 446 11.2.1 RECHTECK- UND TRAPEZINTEGRATION . 447 11.2.2 VHDL-MODELL DER KOMBINIERTEN NUMERISCHEN INTEGRATION . 451 11.2.3 PROZESSORELEMENT MIT MEHRZYKLUS-DATENPFAD . 458 11.2.3.1 ALGORITHMISCHES ZUSTANDSDIAGRAMM . 459 11.2.3.2 DATENPFAD MIT MEHRFACH-RESSOURCENNUTZUNG . 461 11.2.3.3 VHDL-MODELLIERUNG DES PROZESSORELEMENTES . 465 11.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE . 475 11.4 NICHTLINEARE, GEKOPPELTE INTEGRALGLEICHUNGEN . 480 11.4.1 ODOMETRIE MIT EINEM EINSPUR-FAHRZEUGMODELL . 481 11.4.2 VHDL-MODELL DES NICHTLINEAREN DOPPELINTEGRATORS . 484 12 ERWEITERUNGEN DURCH DEN STANDARD VHDL-2008 . 501 BLOCKKOMMENTARE . 501 AGGREGATE AUF DER LINKEN SEITE EINER SIGNALZUWEISUNG . 501 ANGABE DER FELDDIMENSIONEN BEI DER SIGNALDEKLARATION . 502 BITSTRING KONSTANTEN . 502 INHALTSVERZEICHNIS XIII SIGNALAUSDRUECKE IN PORT MAP-ANWEISUNGEN . 503 LESEN VON OUTPUT PORTS . 503 BITWEISE BOOLE * SCHE VERKNUEPFUNGEN . 504 NEUE VERGLEICHSOPERATOREN . 505 VERKNUEPFUNG SKALARER SIGNALE MIT SIGNAL-ARRAYS . 505 VERWENDUNG VON SCHIEBE- UND ROTATIONSOPERATOREN . 506 VEREINFACHUNG BOOLESCHER AUSDRUECKE IN BEDINGUNGSAUSDRUECKEN . 507 SENSITIVITYLISTE KOMBINATORISCHER PROZESSE . 507 BEDINGTE UND SELEKTIVE SIGNALZUWEISUNGEN IN PROZESSEN . 507 DON * T CARES AUF DER LINKEN SEITE DER WAHRHEITSTABELLE . 508 BEDINGTE KOMPONENTENINSTANZIIERUNG . 509 DEKLARATION EINES KONTEXTES . 509 DATENFORMAT FUER FESTKOMMAZAHLEN IM Q-FORMAT . 510 DATENFORMAT FUER GLEITKOMMAZAHLEN . 515 13 ANHANG. 517 13.1 VHDL-CODIERUNGSEMPFEHLUNGEN. 517 13.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME . 521 13.3 LISTE DER GEBRAEUCHLICHSTEN VHDL-SCHLUESSELWORTE . 524 13.4 VHDL-SYNTAXUEBERSICHT UND BIBLIOTHEKEN . 525 14 LITERATURVERZEICHNIS . 535 15 SACHREGISTER . 543
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