Der RISC-Prozessor TOOBSIE: Hintergrundband zum Buch "VLSI-Entwurf eines RISC-Prozessors" für den Entwurfsspezialisten
Gespeichert in:
| 1. Verfasser: | |
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| Format: | Elektronisch E-Book |
| Sprache: | German |
| Veröffentlicht: |
Wiesbaden
Vieweg+Teubner Verlag
1995
|
| Schlagworte: | |
| Online-Zugang: | Volltext |
| Beschreibung: | Das Buch VLSI-Entwurf eznes RISC-Prozessors behandelt den modernen Chip-Entwurf, indem als großes Beispiel der reale Prozessor TOOBSIE entworfen wird. Während in einer Einführung sicher nicht alle Einzelheiten interessieren, möchten Experten den Entwurf gleichwohl an ausgewählten Stellen oder sogar vollständig "bis ins letzte Bit" verstehen oder ihn als Basis für die Entwicklung eigener CAD-Werkzeuge oder Entwurfsmethoden verwenden. Daher enthält dieser Hintergrundband eine detaillierte Spezifikation aller RISC-Befehle, das Interpreter-Modell mit Simulationsergebnis, Kommentare zu den Controllern und der Systemumgebung des Grobstrukturmodells sowie erste Simulationen, das umfangreiche HDL-Modell selbst und schließlich alle graphischen "Schematics" des Gattermodells mit Kommentaren. Bilder und Tabellen sind je Kapitel gemeinsam durchnumeriert. E2, H2 und öl2 beziehen sich auf das zweite Kapitel des Einführungsbuches, dieses Hintergrundbandes bzw. der Diskette, wobei der Vorsatz H im vorliegenden Band entfallt. Alle Danksagungen, das Who did what, Literaturverzeichnis, Index und weitere Erläuterungen des Einführungsbandes gelten auch hier. Braunschweig, Dezember 1994 Ulrich Golze vi Vorwort Inhalt Vorwort . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v Inhalt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii 1 Einleitung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2 Die Befehle im einzelnen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 3 Das Interpreter. Modell als VERILOG-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 4 Das Grobstrukturmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1 Die Pipeline-Control-Unit PCU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1. 1 Die RESET-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4. 1. 2 Die Interrupt-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4. 1. 3 Die PC_BUS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . '" . . . . . . . . . . 51 4. 1. 4 Die BCU-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 4. 1. 5 Die Status-Forwarding-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4. 1. 6 Die Status-Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4. 1. 6. 1 Die PF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 4. 1. 6. 2 Die IF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 3 Die ID-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 4 Die EX-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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| 500 | |a der Diskette, wobei der Vorsatz H im vorliegenden Band entfallt. Alle Danksagungen, das Who did what, Literaturverzeichnis, Index und weitere Erläuterungen des Einführungsbandes gelten auch hier. Braunschweig, Dezember 1994 Ulrich Golze vi Vorwort Inhalt Vorwort . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v Inhalt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii 1 Einleitung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2 Die Befehle im einzelnen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . | ||
| 500 | |a . . . . . . . . . . . 3 3 Das Interpreter. Modell als VERILOG-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 4 Das Grobstrukturmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1 Die Pipeline-Control-Unit PCU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1. 1 Die RESET-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4. 1. 2 Die Interrupt-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4. 1. 3 Die PC_BUS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . '" . . . . . . . . . . 51 4. 1. 4 Die BCU-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . | ||
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Braunschweig, Dezember 1994 Ulrich Golze vi Vorwort Inhalt Vorwort . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v Inhalt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii 1 Einleitung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2 Die Befehle im einzelnen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </subfield></datafield><datafield tag="500" ind1=" " ind2=" "><subfield code="a">. . . . . . . . . . . 3 3 Das Interpreter. Modell als VERILOG-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 4 Das Grobstrukturmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1 Die Pipeline-Control-Unit PCU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1. 1 Die RESET-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4. 1. 2 Die Interrupt-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4. 1. 3 Die PC_BUS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . '" . . . . . . . . . . 51 4. 1. 4 Die BCU-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </subfield></datafield><datafield tag="500" ind1=" " ind2=" "><subfield code="a">. . . . . . . . . . . . . . . . . . . . . 52 4. 1. 5 Die Status-Forwarding-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4. 1. 6 Die Status-Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4. 1. 6. 1 Die PF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 4. 1. 6. 2 Die IF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 3 Die ID-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 4 Die EX-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .</subfield></datafield><datafield tag="650" ind1=" " ind2="4"><subfield code="a">Engineering</subfield></datafield><datafield tag="650" ind1=" " ind2="4"><subfield code="a">Engineering, general</subfield></datafield><datafield tag="650" ind1=" " ind2="4"><subfield code="a">Ingenieurwissenschaften</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">VLSI</subfield><subfield code="0">(DE-588)4117388-0</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Schaltungsentwurf</subfield><subfield code="0">(DE-588)4179389-4</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">RISC</subfield><subfield code="0">(DE-588)4191875-7</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">VERILOG</subfield><subfield code="0">(DE-588)4268385-3</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="689" ind1="0" ind2="0"><subfield code="a">RISC</subfield><subfield code="0">(DE-588)4191875-7</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="1"><subfield code="a">VLSI</subfield><subfield code="0">(DE-588)4117388-0</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="2"><subfield code="a">Schaltungsentwurf</subfield><subfield code="0">(DE-588)4179389-4</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="3"><subfield code="a">VERILOG</subfield><subfield code="0">(DE-588)4268385-3</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2=" "><subfield code="8">1\p</subfield><subfield code="5">DE-604</subfield></datafield><datafield tag="856" ind1="4" ind2="0"><subfield code="u">https://doi.org/10.1007/978-3-322-89551-6</subfield><subfield code="x">Verlag</subfield><subfield code="3">Volltext</subfield></datafield><datafield tag="912" ind1=" " ind2=" "><subfield code="a">ZDB-2-STI</subfield><subfield code="a">ZDB-2-BAD</subfield></datafield><datafield tag="940" ind1="1" ind2=" "><subfield code="q">ZDB-2-STI_Archive</subfield></datafield><datafield tag="940" ind1="1" ind2=" "><subfield code="q">ZDB-2-STI_1990/1999</subfield></datafield><datafield tag="999" ind1=" " ind2=" "><subfield code="a">oai:aleph.bib-bvb.de:BVB01-027865429</subfield></datafield><datafield tag="883" ind1="1" ind2=" "><subfield code="8">1\p</subfield><subfield code="a">cgwrk</subfield><subfield code="d">20201028</subfield><subfield code="q">DE-101</subfield><subfield code="u">https://d-nb.info/provenance/plan#cgwrk</subfield></datafield></record></collection> |
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| spelling | Golze, Ulrich Verfasser aut Der RISC-Prozessor TOOBSIE Hintergrundband zum Buch "VLSI-Entwurf eines RISC-Prozessors" für den Entwurfsspezialisten von Ulrich Golze Wiesbaden Vieweg+Teubner Verlag 1995 1 Online-Ressource (VIII, 431S.) txt rdacontent c rdamedia cr rdacarrier Das Buch VLSI-Entwurf eznes RISC-Prozessors behandelt den modernen Chip-Entwurf, indem als großes Beispiel der reale Prozessor TOOBSIE entworfen wird. Während in einer Einführung sicher nicht alle Einzelheiten interessieren, möchten Experten den Entwurf gleichwohl an ausgewählten Stellen oder sogar vollständig "bis ins letzte Bit" verstehen oder ihn als Basis für die Entwicklung eigener CAD-Werkzeuge oder Entwurfsmethoden verwenden. Daher enthält dieser Hintergrundband eine detaillierte Spezifikation aller RISC-Befehle, das Interpreter-Modell mit Simulationsergebnis, Kommentare zu den Controllern und der Systemumgebung des Grobstrukturmodells sowie erste Simulationen, das umfangreiche HDL-Modell selbst und schließlich alle graphischen "Schematics" des Gattermodells mit Kommentaren. Bilder und Tabellen sind je Kapitel gemeinsam durchnumeriert. E2, H2 und öl2 beziehen sich auf das zweite Kapitel des Einführungsbuches, dieses Hintergrundbandes bzw. der Diskette, wobei der Vorsatz H im vorliegenden Band entfallt. Alle Danksagungen, das Who did what, Literaturverzeichnis, Index und weitere Erläuterungen des Einführungsbandes gelten auch hier. Braunschweig, Dezember 1994 Ulrich Golze vi Vorwort Inhalt Vorwort . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v Inhalt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii 1 Einleitung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 2 Die Befehle im einzelnen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 3 Das Interpreter. Modell als VERILOG-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 4 Das Grobstrukturmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1 Die Pipeline-Control-Unit PCU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4. 1. 1 Die RESET-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4. 1. 2 Die Interrupt-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4. 1. 3 Die PC_BUS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . '" . . . . . . . . . . 51 4. 1. 4 Die BCU-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 4. 1. 5 Die Status-Forwarding-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4. 1. 6 Die Status-Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4. 1. 6. 1 Die PF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 4. 1. 6. 2 Die IF-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 3 Die ID-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4. 1. 6. 4 Die EX-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Engineering Engineering, general Ingenieurwissenschaften VLSI (DE-588)4117388-0 gnd rswk-swf Schaltungsentwurf (DE-588)4179389-4 gnd rswk-swf RISC (DE-588)4191875-7 gnd rswk-swf VERILOG (DE-588)4268385-3 gnd rswk-swf RISC (DE-588)4191875-7 s VLSI (DE-588)4117388-0 s Schaltungsentwurf (DE-588)4179389-4 s VERILOG (DE-588)4268385-3 s 1\p DE-604 https://doi.org/10.1007/978-3-322-89551-6 Verlag Volltext 1\p cgwrk 20201028 DE-101 https://d-nb.info/provenance/plan#cgwrk |
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