VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme
Gespeichert in:
| Hauptverfasser: | , |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Berlin [u.a.]
De Gruyter Oldenbourg
2015
|
| Ausgabe: | 7., aktualisierte Aufl. |
| Schriftenreihe: | Studium
|
| Schlagworte: | |
| Online-Zugang: | Inhaltstext Inhaltsverzeichnis |
| Beschreibung: | Ab 8. Auflage unter dem Titel "VHDL-Simulation und -Synthese" |
| Beschreibung: | XI, 483 S. Ill., graph. Darst. 240 mm x 170 mm |
| ISBN: | 3110375052 9783110375053 |
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INHALTSVERZEICHNIS
1 EINLEITUNG UND UEBERSICHT 1
1.1 MOTIVATION 1
1.2 ZIELE UND ORGANISATION DIESES BUCHES 2
1.3 VHDL ENTWURFSMETHODIK 6
1.4 SYNTAXNOTATION 9
2 SYNTHESE EINFACHER SCHALTNETZE 11
2.1 ENTITY, ARCHITEKTUR UND SIGNALE 11
2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE 14
2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN 15
2.1.3 DEKLARATION VON BUSSIGNALEN 17
2.2 SIMULATION VON VHDL-ENTWUERFEN 17
2.3 SCHALTNETZE MIT BOOLESCHEN GLEICHUNGEN 20
2.4 SYNTHESE SELEKTIVER UND BEDINGTER SIGNALZUWEISUNGEN 23
2.5 UEBUNGSAUFGABEN ; 28
3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN 31
3.1 PROZESSE 31
3.1.1 DEKLARATION UND AUSFUEHRUNG VON PROZESSEN 32
3.2 SCHALTNETZE MIT SEQUENTIELLEN ANWEISUNGEN 35
3.2.1 DIE CASE-ANWEISUNG 36
3.2.2 DIE IF-ANWEISUNG 40
3.2.3 SCHLEIFENKONSTRUKTE 44
3.2.3.1 FORLOOP 45
3.2.3.2 WHILE LOOP 46
3.3 EINFACHE SCHALTWERKE 48
3.3.1 D-FLIPFLOPS UND REGISTER 48
3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN 49
3.3.1.2 TESTBENCH ZUM D-FLIPFLOP 51
3.3.1.3 ENTWURF VON REGISTERN 52
3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN 53
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VIII
INHALTSVERZEICHNIS
3.3.2 JOHNSON-ZAEHLER MIT TAKTTEILER 55
3.3.3 PARAMETRISIERTES SCHIEBEREGISTER 57
3.4 ERZEUGUNG VON LATCHES 60
3.5 VERMEIDBARE SYNTHESEFEHLER 63
3.5.1 KOMBINATORISCHE SCHLEIFEN 63
3.5.2 FEHLVERHALTEN DURCH UNVOLLSTAENDIGE EMPFINDLICHKEITSLISTEN 64
3.6 RTL-SYNTHESERICHTLINIEN 66
3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN 67
3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK 68
3.7 VHDL-TESTBENCHES 68
3.8 UEBUNGSAUFGABEN 74
4 TRI-STATE- UND DON'T-CARE-MODELLIERUNG 79
4.1 DIE DATENTYPEN STD_ULOGIC UND STD_LOGIC 79
4.2 REALISIERUNG VON TRI-STATE-AUSGANGSSTUFEN 82
4.3 DON'T-CARE-WERTE ALS AUSGANGSSIGNAL 87
4.4 DON'T-CARE-WERTE ALS EINGANGSSIGNAL 89
4.5 KONVERSION DER DATENTYPEN BIT UND BITVECTOR 92
4.6 UEBUNGSAUFGABEN 94
5 ARITHMETIK UND SYNCHRONZAEHLER 97
5.1 ARITHMETIK-OPERATOREN UND ZUGEHOERIGE DATENTYPEN 97
5.2 KOMPARATOR SN74XX85 100
5.3 ENTWURF VON SYNCHRONZAEHLERN 102
5.4 ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED 106
5.5 INTEGER-ARITHMETIK 111
5.6 KONVERSIONSFUNKTIONEN UND INDIZIERTER ZUGRIFF AUF FELDELEMENTE 113
5.7 ARITHMETIK MIT SYNOPYS BIBLIOTHEKEN 116
5.8 HINWEISE ZUR VERWENDUNG DER DATENTYPEN 117
5.9 UEBUNGSAUFGABEN 119
6 ENTWURF VON ZUSTANDSAUTOMATEN 123
6.1 AUTOMATENVARIANTEN 123
6.2 MOORE-AUTOMAT FUER EINE IMPULSFOLGENERKENNUNG 126
6.3 ENTWURFSBEISPIEL FUER EINEN MEALY-AUTOMATEN 130
INHALTSVERZEICHNIS IX
6.4 VHDL-SYNTAXVARIANTEN 136
6.4.1 DIE ZWEI-PROZESS-DARSTELLUNG 137
6.4.2 DIE MEHR-PROZESS-DARSTELLUNG 139
6.4.2.1 SCHNITTSTELLENSYNCHRONISATION 139
6.4.2.2 MASSNAHMEN ZUR TAKTFREQUENZERHOEHUNG 141
6.4.2.3 MASSNAHME ZUR REDUZIERUNG DER LATENZZEIT 143
6.4.3 DIE EIN-PROZESS-DARSTELLUNG 145
6.4.4 VERGLEICH DER SYNTAXVARIANTEN 146
6.5 ZUSTANDSCODIERUNG 147
6.5.1 STRATEGIEN DER ZUSTANDSCODIERUNG 147
6.5.2 UMSETZUNG DER ZUSTANDSCODIERUNG IN VHDL 148
6.5.3 AUSWIRKUNGEN DER ZUSTANDSCODIERUNG AUF DIE SYNTHESEERGEBNISSE 149
6.6 UEBUNGSAUFGABEN 156
7 STRUKTURELLER VHDL-ENTWURF 159
7.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG 160
7.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN 163
7.2.1 STRUKTURELLER ENTWURF EINES 4 ZU 2 PRIORITAETSENCODERS 164
7.2.1.1 KOMPONENTENDEKLARATION 167
7.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG 167
7.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN 169
7.2.1.4 MODELLPARAMETRISIERUNG 169
7.2.1.5 ITERATIVE INSTANZIIERUNG 171
7.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT 174
7.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN 179
7.3 STRUKTURIERUNG MIT UNTERPROGRAMMEN 182
7.3.1 LOKALE PROZEDUREN UND FUNKTIONEN 182
7.3.2 DEFINITION UND EINSATZ VON PACKAGES 187
7.4 HERSTELLERSPEZIFISCHE KOMPONENTEN UND KOMPONENTENGENERATOREN 190
7.4.1 INSTANZIIERUNG VON RAM- UND ROM-ZELLEN MIT PROZESSEN 190
7.4.2 KOMPONENTENGENERATOREN 196
7.5 UNTERSTUETZUNG DURCH SYNTHESEWERKZEUGE 202
7.6 UEBUNGSAUFGABEN 204
8 ENTWURF EINES RISC-PROZESSORS 207
8.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN 208
8.1.1 DAS PROGRAMMIERMODELL 208
8.1.2 DER INSTRUKTIONSSATZ 210
8.1.3 INSTRUKTIONSFORMATE 210
8.2
PROZESSORARCHITEKTUR UND -PROGRAMMIERUNG
211
X
INHALTSVERZEICHNIS
8.3 VHDL-REALISIERUNG 214
8.3.1 REGISTERFILE 215
8.3.2 INSTRUKTIONS- UND DATENSPEICHER 218
8.3.3 INSTRUCTION FETCH (IF) 221
8.3.4 INSTRUCTION DECODE (ID) 222
8.3.5 EXECUTE (EX) 225
8.3.6 MEMORY ACCESS (MEM) 227
8.3.7 TOP-LEVEL-ARCHITEKTUR DES RISC-PROZESSORS 230
8.3.8 EINFACHE TESTBENCH FUER DEN RISC-PROZESSOR 233
8.4 ENTWURFSVERIFIKATION 234
8.4.1 VERMEIDUNG VON RW-HAZARDS 236
8.4.2 VERMEIDUNG VON C-HAZARDS 237
8.4.3 SPEICHERN UND LESEN DES DATENSPEICHERS 239
8.5 FPGA-IMPLEMENTIERUNG 240
9 MODELLIERUNG DIGITALER FILTER 243
9.1 FIR-FILTER 245
9.1.1 PARALLELE FIR-FILTERSTRUKTUREN 245
9.1.2 ZAHLENDARSTELLUNG IM Q-FORMAT 250
9.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN 252
9.1.2.2 BINAERE MULTIPLIKATION 253
9.1.3 FILTERSKALIERUNG UND BEISPIELFILTER 254
9.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN 258
9.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN 258
9.1.4.2 BASISMODELL DER DIREKTFORM 261
9.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM 269
9.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM 273
9.1.4.5 LINEAR-PHASEN-STRUKTUR 283
9.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER 293
9.1.4.7 SYSTOLISCHE FIR FILTER 298
9.1.4.8 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSEN 302
9.1.5 SEQUENTIELLE FIR-STRUKTUR MIT MAC-EINHEIT 304
9.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT 307
9.1.5.2 RINGPUFFER FUER DIE ABTASTWERTE 309
9.1.5.3 KOEFFIZIENTEN-ROM 311
9.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN 312
9.1.5.5 SIMULATIONS- UND SYNTHESEERGEBNISSE 316
9.1.6 TAKTSCHEMATA DER FILTERDATENPFADE 320
9.1.6.1 AUDIODATENRATE 321
9.1.6.2 HOHE DATENRATEN 322
9.2 IIR-FILTER 323
9.2.1 KOEFFIZIENTENBERECHNUNG UND BEISPIELFILTER 323
9.2.2 PARALLELE STRUKTUREN FUER IIR-FILTER 2. ORDNUNG 328
INHALTSVERZEICHNIS XI
9.2.3 VHDL-MODELLE FUER VARIANTEN DER DIREKTFORM II 331
9.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II 331
9.2.3.2 MODIFIZIERTE DIREKTFORM II 339
9.2.3.3 IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSE 342
9.2.4 SINUSGENERATOR ALS SYNTHESEFAEHIGE TESTBENCH 343
9.2.5 ENTWURFSSCHRITTE FUER IIR-FILTER 350
9.3 FPGA-ENTWURF MIT SIMULINK 351
10 ZUSTANDSDIFFERENZENGLEICHUNGEN FUER BEOBACHTER 355
10.1 ZEITINVARIANTE UND LINEARE SYSTEME 358
10.1.1 ZEITLICHE DISKRETISIERUNG 359
10.1.2 VHDL-MODELL FUER DIE ZUSTANDSDIFFERENZENGLEICHUNGEN 363
10.2 NUMERISCHE INTEGRATION VON GEKOPPELTEN DIFFERENTIALGLEICHUNGEN 370
10.2.1 RECHTECK- UND TRAPEZINTEGRATION 371
10.2.2 VHDL-MODELL DER KOMBINIERTEN NUMERISCHEN INTEGRATION 376
10.2.3 PROZESSORELEMENT MIT MEHRZYKLUS-DATENPFAD 3 83
10.2.3.1 ALGORITHMISCHES ZUSTANDSDIAGRAMM 385
10.2.3.2 DATENPFAD MIT MEHRFACH-RESSOURCENNUTZUNG 387
10.2.3.3 VHDL-MODELLIERUNG DES PROZESSORELEMENTES 391
10.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE 400
10.4 NICHTLINEARE, GEKOPPELTE INTEGRALGLEICHUNGEN 406
10.4.1 ODOMETRIE MIT EINEM EINSPUR-FAHRZEUGMODELL 407
10.4.2 VHDL-MODELL DES NICHTLINEAREN DOPPELINTEGRATORS 410
11 ANHANG 425
11.1 VHDL-CODIERUNGSEMPFEHLUNGEN 425
11.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME 429
11.3 LISTE DER VHDL-SCHLUESSELWORTE 43 3
11.4 LOESUNGEN ZU DEN UEBUNGSAUFGABEN 433
11.4.1 LOESUNGEN ZU DEN AUFGABEN IN KAP. 2.5 434
11.4.2 LOESUNGEN ZU DEN AUFGABEN IN KAP. 3.7 436
11.4.3 LOESUNGEN ZU DEN AUFGABEN IN KAP. 4.6 442
11.4.4 LOESUNGEN ZU DEN AUFGABEN IN KAP. 5.7 445
11.4.5 LOESUNGEN ZU DEN AUFGABEN IN KAP. 6.6 450
11.4.6 LOESUNGEN ZU DEN AUFGABEN IN KAP. 7.7 455
12 VHDL-SYNTAXUBERSICHT UND BIBLIOTHEKEN 461
13 LITERATURVERZEICHNIS 471
14 SACHREGISTER 477 |
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| author | Reichardt, Jürgen 1952- Schwarz, Bernd |
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| discipline | Informatik Elektrotechnik / Elektronik / Nachrichtentechnik |
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