VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
München
Oldenbourg
2013
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| Ausgabe: | 6., aktualisierte und erw. Aufl. |
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| Online-Zugang: | Inhaltstext Inhaltsverzeichnis |
| Beschreibung: | XII, 479 S. graph. Darst. |
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IMAGE 1
INHALTSVERZEICHNIS
1 EINLEITUNG UND UEBERSICHT 1
1.1 MOTIVATION 1
1.2 ZIELE UND ORGANISATION DIESES BUCHES 2
1.3 SYNTAXNOTATION 6
2 SYNTHESE EINFACHER SCHALTNETZE 7
2.1 ENTITY, ARCHITEKTUR UND SIGNALE 7
2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE 10
2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN 11
2.1.3 DEKLARATION VON BUSSIGNALEN 13
2.2 SIMULATION VON VHDL-ENTWUERFEN 13
2.3 SCHALTNETZE MIT BOOLE'SCHEN GLEICHUNGEN 16
2.4 SYNTHESE SELEKTIVER UND BEDINGTER SIGNALZUWEISUNGEN 19
2.5 UEBUNGSAUFGABEN 24
3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN 27
3.1 PROZESSE 27
3.1.1 DEKLARATION UND AUSFUEHRUNG VON PROZESSEN 28
3.2 SCHALTNETZE MIT SEQUENTIELLEN ANWEISUNGEN 31
3.2.1 DIE CASE-ANWEISUNG 32
3.2.2 DIE IF-ANWEISUNG 36
3.2.3 SCHLEIFENKONSTRUKTE 39
3.2.3.1 FOR LOOP 40
3.2.3.2 WHILE LOOP 41
3.3 EINFACHE SCHALTWERKE 43
3.3.1 D-FLIPFLOPS UND REGISTER 44
3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN 44
3.3.1.2 TESTBENCH ZUM D-FLIPFLOP 46
3.3.1.3 ENTWURFVON REGISTEM 48
3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN 48
IMAGE 2
VIII INHALTSVERZEICHNIS
3.3.2 JOHNSON-ZAEHLER MIT TAKTTEILER 50
3.3.3 PARAMETRISIERTES SCHIEBEREGISTER 52
3.4 ERZEUGUNG VON LATCHES 55
3.5 VERMEIDBARE SYNTHESEFEHLER 57
3.5.1 KOMBINATORISCHE SCHLEIFEN 57
3.5.2 FEHLVERHALTEN DURCH UNVOLLSTAENDIGE EMPFINDLICHKEITSLISTEN 59
3.6 RTL-SYNTHESERICHTLINIEN 60
3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN 62
3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK 62
3.7 VHDL-TESTBENCHES 63
3.8 UEBUNGSAUFGABEN 68
4
4.1
4.2
4.3
4.4
4.5
4.6
5
5.1 5.2
5.3
5.4
5.4.1
5.5
5.6
5.7
5.8
5.9
6
6.1
6.2
6.3
TRI-STATE- UND DON'T-CARE-MODELLIERUNG 75
DIE DATENTYPEN STD_ULOGIC UND STD_LOGIC 75
REALISIERUNG VON TRI-STATE-AUSGANGSSTUFEN 78
DON'T-CARE-WERTE ALS AUSGANGSSIGNAL 83
DON'T-CARE-WERTE ALS EINGANGSSIGNAL. 85
KONVERSION DER DATENTYPEN BIT UND BIT_VECTOR 88
UEBUNGSAUFGABEN 90
ARITHMETIK UND SYNCHRONZAEHLER 93
ARITHMETIK-OPERATOREN UND ZUGEHOERIGE DATENTYPEN 93
KOMPARATOR SN74XX85 96
ENTWURF VON SYNCHRONZAEHLEM 98
ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED 103
ENTWURF EINES KOMBINIERTEN ADDIERERS / SUBTRAHIERES 105
INTEGER-ARITHMETIK 107
KONVERSIONSFUNKTIONEN UND INDIZIERTER ZUGRIFFAUFFELDELEMENTE 110
ARITHMETIK MIT SYNOPYS BIBLIOTHEKEN 113
HINWEISE ZUR VERWENDUNG DER DATENTYPEN 114
UEBUNGSAUFGABEN 115
ENTWURF VON ZUSTANDSAUTOMATEN 119
AUTOMATENVARIANTEN 119
MOORE-AUTOMAT FUER EINE IMPULSFOLGENERKENNUNG 122
ENTWURFSBEISPIEL FUER EINEN MEALY-AUTOMATEN 126
IMAGE 3
INHALTSVERZEICHNIS
IX
6.4 VHDL-SYNTAXVARIANTEN 132
6.4.1 DIE ZWEI-PROZESS-DARSTELLUNG 133
6.4.2 DIE MEHR-PROZESS-DARSTELLUNG 135
6.4.2.1 SCHNITTSTELLENSYNCHRONISATION 135
6.4.2.2 MASSNAHMEN ZUR TAKTFREQUENZERHOEHUNG 137
6.4.2.3 MASSNAHME ZUR REDUZIERUNG DER LATENZZEIT 139
6.4.3 DIE EIN-PROZESS-DARSTELLUNG 141
6.4.4 VERGLEICH DER SYNTAXVARIANTEN 142
6.5 ZUSTANDSCODIERUNG 143
6.5.1 STRATEGIEN DER ZUSTANDSCODIERUNG 144
6.5.2 UMSETZUNG DER ZUSTANDSCODIERUNG IN VHDL 145
6.5.3 AUSWIRKUNGEN DER ZUSTANDSCODIERUNG AUF DIE SYNTHESEERGEBNISSE 146
6.6 UEBUNGSAUFGABEN 152
7 STRUKTURELLER VHDL-ENTWURF 155
7.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG 156
7.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN 159
7.2.1 STRUKTURELLER ENTWURF EINES 4 ZU 2 PRIORITAETSENCODERS 161
7.2.1.1 KOMPONENTENDEKLARATION 163
7.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG 163
7.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN 165
7.2.1.4 MODELLPARAMETRISIERUNG 166
7.2.1.5 ITERATIVE INSTANZIIERUNG 168
7.2.2 ENTWURF EINER SKALIERBAREN ADDIERISUBTRAHIER-EINHEIT. 170
7.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN 175
7.3 STRUKTURIERUNG MIT UNTERPROGRAMMEN 178
7.3.1 LOKALE PROZEDUREN UND FUNKTIONEN 178
7.3.2 DEFINITION UND EINSATZ VON PACKAGES 183
7.4 HERSTELLERSPEZIFISCHE KOMPONENTEN UND KOMPONENTENGENERATOREN 186
7.4.1 INSTANZIIERUNG VON RAM- UND ROM-ZELLEN MIT PROZESSEN 186
7.4.2 KOMPONENTENGENERATOREN 192
7.5 UNTERSTUETZUNG DURCH SYNTHESEWERKZEUGE 198
7.6 UEBUNGSAUFGABEN 200
IMAGE 4
X
INHALTSVERZEICHNIS
8 ENTWURF EINES RISC-PROZESSORS 203
8.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN 204
8.1.1 DAS PROGRAMMIERMODELL 204
8.1.2 DER INSTRUKTIONSSATZ 205
8.1.3 INSTRUKTIONSFORMATE 206
8.2 PROZESSORARCHITEKTUR UND -PROGRAMMIERUNG 207
8.3 VHDL-REALISIERUNG 210
8.3.1 REGISTERFILE 211
8.3.2 INSTRUKTIONS- UND DATENSPEICHER 214
8.3.3 INSTRUCTION FETCH (IF) 217
8.3.4 INSTRUCTION DECODE (ID) 218
8.3.5 EXECUTE (EX) 221
8.3.6 MEMORY ACCESS (MEM) 223
8.3.7 TOP-LEVEL-ARCHITEKTUR DES RISC-PROZESSORS 226
8.3.8 EINFACHE TESTBENCH FUER DEN RISC-PROZESSOR 229
8.4 ENTWURFSVERIFIKATION 230
8.4.1 VERMEIDUNG VON RW-HAZARDS 232
8.4.2 VERMEIDUNG VON C-HAZARDS 233
8.4.3 SPEICHERN UND LESEN DES DATENSPEICHERS 235
8.5 FPGA-IMPLEMENTIERUNG 236
9 MODELLIERUNG DIGITALER FILTER 239
9.1 FIR-FILTER 241
9.1.1 PARALLELE FIR-FILTERSTRUKTUREN 241
9.1.2 ZAHLENDARSTELLUNG IM Q-FORMAT 246
9.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN 248
9.1.2.2 BINAERE MULTIPLIKATION 249
9.1.3 FILTERSKALIERUNG UND BEISPIELFILTER 250
9.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN 254
9.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN 254
9.1.4.2 BASISMODELL DER DIREKTFORM 257
9.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM 265
9.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM 269
9.1.4.5 LINEAR-PHASEN-STRUKTUR 279
9.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER 289
IMAGE 5
INHALTSVERZEICHNIS
XI
9.1.4.7 SYSTOLISCHE FIR FILTER 294
9.1.4.8 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSEN 298
9.1.5 SEQUENTIELLE FIR-STRUKTUR MIT MAC-EINHEIT 300
9.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT 303
9.1.5.2 RINGPUFFER FUER DIE ABTASTWERTE 305
9.1.5.3 KOEFFIZIENTEN-ROM 307
9.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN 308
9.1.5.5 SIMULATIONS- UND SYNTHESEERGEBNISSE 312
9.1.6 TAKTSCHEMATA DER FILTERDATENPFADE 316
9.1.6.1 AUDIODATENRATE 317
9.1.6.2 HOHE DATENRATEN 318
9.2 IIR-FILTER 319
9.2.1 KOEFFIZIENTENBERECHNUNG UND BEISPIELFILTER 319
9.2.2 PARALLELE STRUKTUREN FUER IIR-FILTER 2. ORDNUNG 324
9.2.3 VHDL-MODELLE FUER VARIANTEN DER DIREKTFORM II 327
9.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II 327
9.2.3.2 MODIFIZIERTE DIREKTFORM II 335
9.2.3.3 IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSE 338
9.2.4 SINUSGENERATOR ALS SYNTHESEFAEHIGE TESTBENCH 339
9.2.5 ENTWURFSSCHRITTE FUER IIR-FILTER 346
9.3 FPGA-ENTWURFMIT SIMULINK 347
10 ZUSTANDSDIFFERENZENGLEICHUNGEN FUER BEOBACHTER 351
10.1 ZEITINVARIANTE UND LINEARE SYSTEME 354
10.1.1 ZEITLICHE DISKRETISIERUNG 355
10.1.2 VHDL-MODELL FUER DIE ZUSTANDSDIFFERENZENGLEICHUNGEN 359
10.2 NUMERISCHE INTEGRATION VON GEKOPPELTEN DIFFERENTIALGLEICHUNGEN 367
10.2.1 RECHTECK- UND TRAPEZINTEGRATION 368
10.2.2 VHDL-MODELL DER KOMBINIERTEN NUMERISCHEN INTEGRATION 372
10.2.3 PROZESSORELEMENT MIT MEHRZYKLUS-DATENPFAD 380
10.2.3.1 ALGORITHMISCHES ZUSTANDSDIAGRAMM 381
10.2.3.2 DATENPFAD MIT MEHRFACH-RESSOURCENNUTZUNG 383
10.2.3.3 VHDL-MODELLIERUNG DES PROZESSORELEMENTES 388
IMAGE 6
XII INHALTSVERZEICHNIS
10.3 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE 397
10.4 NICHTLINEARE, GEKOPPELTE INTEGRALGLEICHUNGEN 402
10.4.1 ODOMETRIE MIT EINEM EINSPUR-FAHRZEUGMODELL 403
10.4.2 VHDL-MODELL DES NICHTLINEAREN DOPPELINTEGRATORS 407
11 ANHANG 421
11.1 VHDL-CODIERUNGSEMPFEHLUNGEN 421
11.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME 425
11.3 LISTE DER VHDL-SCHLUESSELWORTE 429
11.4 LOESUNGEN ZU DEN UEBUNGSAUFGABEN 429
11.4.1 LOESUNGEN ZU DEN AUFGABEN IN KAP. 2.5 430
11.4.2 LOESUNGEN ZU DEN AUFGABEN IN KAP. 3.7 432
11.4.3 LOESUNGEN ZU DEN AUFGABEN IN KAP. 4.6 438
11.4.4 LOESUNGEN ZU DEN AUFGABEN IN KAP. 5.7 441
11.4.5 LOESUNGEN ZU DEN AUFGABEN IN KAP. 6.6 446
11.4.6 LOESUNGEN ZU DEN AUFGABEN IN KAP. 7.7 451
12
13
14
VHDL-SYNTAXUEBERSICHT UND BIBLIOTHEKEN
LITERATURVERZEICHNIS
SACHREGISTER
457
467
473 |
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| author | Reichardt, Jürgen 1952- Schwarz, Bernd |
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