Lehrbuch Digitaltechnik: eine Einführung mit VHDL
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
München
Oldenbourg
2009
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INHALTSVERZEICHNIS VORWORT V 1 EINLEITUNG 1 1.1 DIE
HARDWAREBESCHREIBUNGSSPRACHE VHDL 3 1.2 DIGITALE UND ANALOGE SIGNALE 4
1.3 DIGITALE SYSTEME 5 1.4 GLIEDERUNG DES BUCHES 8 1.5 VERTIEFENDE
AUFGABEN 9 2 MODELLIERUNG DIGITALER SCHALTUNGEN 11 2.1 LERNZIELE 11 2.2
ENTWURFSSICHTEN UND ABSTRAKTIONSEBENEN 11 2.3 MODELLIERUNG MIT
HARDWAREBESCHREIBUNGSSPRACHEN 14 2.3.1 DATENFLUSSMODELLE 15 2.3.2
STRUKTURMODELLE 15 2.3.3 VERHALTENSMODELLE 16 2.4 KOMBINATORISCHE UND
GETAKTETE LOGIK 16 2.4.1 EIGENSCHAFTEN KOMBINATORISCHER LOGIK 17 2.4.2
EIGENSCHAFTEN GETAKTETER LOGIK 17 2.4.3 MODELLIERUNG AUF
REGISTER-TRANSFER-EBENE 18 2.5 ENTWURFSMETHODIK FUER PROGRAMMIERBARE
DIGITALE SCHALTUNGEN 19 2.6 VERTIEFENDE AUFGABEN 20 3 BOOLE'SCHE ALGEBRA
21 3.1 LEMZIELE 21 3.2 SCHALTVARIABLE UND SCHALTFUNKTIONEN, SIGNALE 21
3.3 ELEMENTARE SCHALTFUNKTIONEN 22 3.3.1 DIE NICHT-SCHALTFUNKTION
(INVERSION) 23 3.3.2 DIE UND-SCHALTFUNKTION (KONJUNKTION) 23 3.3.3 DIE
ODER-SCHALTFUNKTION (DISJUNKTION) 24 BIBLIOGRAFISCHE INFORMATIONEN
HTTP://D-NB.INFO/991780965 DIGITALISIERT DURCH 4.5 VERTIEFENDE AUFGABEN
67 VIII INHALTSVERZEICHNIS 3.3.4 BOOLE'SCHE FUNKTIONEN MIT MEHREREN
EINGAENGEN 24 3.4 RECHENREGELN DER SCHALTALGEBRA 25 3.4.1 THEOREME 25
3.4.2 KOMMUTATIVGESETZE 26 3.4.3 ASSOZIATIVGESETZE 26 3.4.4
DISTRIBUTIVGESETZE 27 3.4.5 DE MORGAN'SCHE GESETZE 28 3.4.6
VEREINFACHUNGSREGELN 28 3.5 VOLLSTAENDIGE SYSTEME 29 3.5.1 DAS
DUALITAETSPRINZIP 29 3.5.2 NAND-UNDNOR-GATTER 30 3.6 NORMALFORMEN 32
3.6.1 DISJUNKTIVE NORMALFORM (DNF) 33 3.6.2 KONJUNKTIVE NORMALFORM (KNF)
33 3.7 REALISIERUNG VON SCHALTFUNKTIONEN MIT WAHRHEITSTABELLEN 34 3.7.1
SOP- UND POS-DARSTELLUNGEN VON WAHRHEITSTABELLEN IN PROGRAMMIERBAREN
BAUSTEINEN MIT UND/ODER-LOGIK 36 3.7.2 LOOK-UP-TABELLEN 36 3.8 XOR- UND
XNOR-LOGIK 37 3.8.1 SOP-UND POS-DARSTELLUNGEN 37 3.8.2 XOR-UND
XNOR-REGELN UND GESETZE 37 3.8.3 XOR- UND XNOR-LOGIK MIT MEHR ALS ZWEI
EINGAENGEN 38 3.9 VORRANGREGELN 39 3.10 SCHALTSYMBOLE 40 3.11
IMPLEMENTIERUNG VON SCHALTFUNKTIONEN MIT MULTIPLEXERN 43 3.12 ANALYSE
VON SCHALTNETZEN 45 3.13 VERTIEFENDE AUFGABEN 47 4 VHDL-EINFUEHRUNG I 51
4.1 LERNZIELE 51 4.2 SYNTAXNOTATION 51 4.3 DER AUFBAU EINES VHDL-MODELLS
52 4.3.1 BESCHREIBUNG EINER ENTITY 53 4.3.2 AUFBAU EINER ARCHITECTURE 55
4.3.3 NEBENLAEUFIGE SIGNALZUWEISUNGEN 56 4.3.4 LOGIKOPERATOREN IN VHDL 57
4.4 VHDL-TESTBENCHES 64 INHALTSVERZEICHNIS IX 5 ZAHLENSYSTEME IN DER
DIGITALTECHNIK 69 5.1 LERNZIELE 70 5.2 POLYADISCHE ZAHLENSYSTEME 70 5.3
UMWANDLUNG ZWISCHEN ZAHLENSYSTEMEN 72 5.4 ADDITION UND SUBTRAKTION
VORZEICHENLOSER DUALZAHLEN 74 5.5 DARSTELLUNG NEGATIVER ZAHLEN 76 5.5.1
EIGENSCHAFTEN DES 2ER-KOMPLEMENTZAHLENSYSTEMS 77 5.5.2 ADDITION UND
SUBTRAKTION IM 2ER-KOMPLEMENTZAHLENSYSTEM 80 5.6 DARSTELLUNG RATIONALER
ZAHLEN 82 5.6.1 FESTKOMMADARSTELLUNG IM Q-FORMAT 82 5.6.2
GLEITKOMMADARSTELLUNG 85 5.7 VERTIEFENDE AUFGABEN 86 6 LOGIKMINIMIERUNG
89 6.1 LERNZIELE 89 6.2 MINIMIERUNG MIT KV-TAFELN 89 6.2.1 DISJUNKTIVE
MINIMALFORM (DMF) 90 6.2.2 KONJUNKTIVE MINIMALFORM (KMF) 98 6.2.3
OUTPUT-DON'T-CARE-TERME 99 6.2.4 GRENZEN DER ZWEISTUFIGEN MINIMIERUNG
102 6.3 SOFTWAREALGORITHMEN ZUR ZWEISTUFIGEN MINIMIERUNG 107 6.3.1
QUINE-MCCLUSKEY-ALGORITHMUS 107 6.3.2 ESPRESSO-ALGORITHMUS 108 6.4
MINIMIERUNGSKONZEPTE FUER FPGAS 109 6.5 VERTIEFENDE AUFGABEN 110 7
VHDL-EINFUEHRUNG II 113 7.1 LERNZIELE 113 7.2 DAS VHDL-PROZESSKONZEPT 113
7.3 EREIGNISGESTEUERTE SIMULATOREN 115 7.4 VERZOEGERUNGSMODELLE 118 7.5
SEQUENZIELLE ANWEISUNGEN IN PROZESSEN 119 7.5.1 CASE-ANWEISUNG 119 7.5.2
IF-ANWEISUNG 120 7.6 PROZESSE OHNE SENSITIVITYLISTE 123 7.7 VERWENDUNG
VON VARIABLEN IN PROZESSEN 124 7. 10.8 ADDIERER 180 INHALTSVERZEICHNIS
7.9 VERTIEFENDE AUFGABEN 128 8 CODES 131 8.1 LERNZIELE 131 8.2
CHARAKTERISIERUNG UND KLASSIFIZIERUNG 131 8.3 ZAHLENCODES 132 8.4 CODE
FUER DIE LAENGEN- UND WINKELMESSTECHNIK 136 8.5 METHODEN DER
FEHLERERKENNUNG UND-KORREKTUR 138 8.6 VERTIEFENDE AUFGABEN 141 9
PHYSIKALISCHE IMPLEMENTIERUNG UND BESCHALLUNG VON LOGIKGATTERN 143 9.1
LERNZIELE 143 9.2 LOGIKGATTER IN CMOS-TECHNOLOGIE 143 9.2.1
CMOS-TECHNOLOGIE UND KENNLINIEN DER MOS-TRANSISTOREN 143 9.2.2 AUFBAU
UND KENNLINIEN EINES CMOS-INVERTERS 145 9.2.3 PEGELBEREICHE DIGITALER
LOGIKFAMILIEN 148 9.3 LOGIKZUSTAENDE UND ELEKTRISCHE PEGEL 148 9.4
STATISCHE CMOS-LOGIKGATTER 151 9.5 BESCHALTUNG VON GATTERAUSGAENGEN 152
9.5.1 STANDARDAUSGANG 152 9.5.2 OPEN-DRAIN- / OPEN-COLLECTOR-AUSGANG 153
9.5.3 THREE-STATE-AUSGANG 156 9.6 VHDL-MODELLIERUNG MIT DEN DATENTYPEN
STD_ULOGIC UND STDLOGIC 158 9.6.1 MEHRWERTIGE DATENTYPEN 158 9.6.2
DATENTYPEN MIT AUFLOESUNGSFUNKTION 159 9.6.3 VHDL-MODELLIERUNGSBEISPIELE
161 9.7 VERTIEFENDE AUFGABEN 165 10 DATENPFADKOMPONENTEN 167 10.1
LERNZIELE 168 10.2 MULTIPLEXER 168 10.3 BINAERZAHLENDECODER UND
DEMULTIPLEXER 170 10.4 PRIORITAETSENCODER 173 10.5 CODE-UMSETZER 175 10.6
KOMPARATOR 177 10.7 HIERARCHISCHE STRUKTURMODELLIERUNG IN VHDL 178
INHALTSVERZEICHNIS 10.8.1 HALB- UND VOLLADDIERER 181 10.8.2
RIPPLE-CARRY-ADDIERER 184 10.8.3 CARRY-LOOKAHEAD-ADDIERER 187 10.8.4
KOMBINIERTER ADDIERER/SUBTRAHIERER 191 10.8.5 ADDITION VON
FESTKOMMAZAHLEN IM Q-FORMAT 191 10.9 HARDWARE-MULTIPLIZIERER 192 10.10
ARITHMETIK IN VHDL 195 10.11 VERTIEFENDE AUFGABEN 198 11 LATCHES UND
FLIPFLOPS IN SYNCHRONEN SCHALTUNGEN 201 11.1 LERNZIELE 202 11.2
DASRS-LATCH 202 11.2.1 BASIS-RS-LATCH 203 11.2.2 TAKTZUSTANDSGESTEUERTES
RS-LATCH 208 11.3 DAS D-LATCH (DATA-LATCH) 210 11.4 D-FLIPFLOPS 212
11.4.1 VARIANTEN VON D-FLIPFLOPS 217 11.5 JK-FLIPFLOP 221 11.6
T-FLIPFLOP 222 11.7 ZWEISPEICHER-FLIPFLOPS 224 11.8 RTL-MODELLIERUNG
SYNCHRONER SCHALTUNGEN 226 11.9 ZUSAMMENFASSUNG 228 11.10 VERTIEFENDE
AUFGABEN 229 12 ENTWURF SYNCHRONER ZUSTANDSAUTOMATEN 235 12.1 LERNZIELE
236 12.2 FORMALE BESCHREIBUNG VON ZUSTANDSAUTOMATEN 236 12.3 ENTWURF
EINES GELDWECHSELAUTOMATEN 238 12.3.1 REALISIERUNG ALS MEALY-AUTOMAT 239
12.3.2 REALISIERUNG ALS MOORE-AUTOMAT 249 12.3.3
MEDWEDEW-AUTOMATENSTRUKTUR 254 12.4 IMPULSFOLGEERKENNUNG MIT
ZUSTANDSAUTOMATEN 255 12.4.1 IMPLEMENTIERUNG ALS MOORE-AUTOMAT 255
12.4.2 IMPLEMENTIERUNG ALS MEALY-AUTOMAT 258 12.5 VERTIEFENDE AUFGABEN
261 15.4.4 MODELLIERUNG VON SRAM-SPEICHER IN VHDL 321 XII
INHALTSVERZEICHNIS 13 ENTWURF VON SYNCHRONZAEHLERN 263 13.1 LERNZIELE 264
13.2 MANUELLE IMPLEMENTIERUNG VON ZAEHLERN 264 13.2.1 MOD-5-ZAEHLER 264
13.2.2 MOD-4-VORWAERTS-/RUECKWAERTSZAEHLER 269 13.3 STANDARDZAEHLER 273
13.3.1 ABHAENGIGKEITSNOTATION 273 13.3.2 SYSTEMATISCHER VHDL-ENTWURF VON
ZAEHLERN 276 13.3.3 KASKADIERUNG VON STANDARDZAEHLERN 279 13.4 VERTIEFENDE
AUFGABEN 282 14 SCHIEBEREGISTER 285 14.1 LERNZIELE 285 14.2 ARBEITSWEISE
VON SCHIEBEREGISTERN 285 14.3 SERIEN-PARALLEL-UMSETZER 287 14.4
PARALLEL-SERIEN-UMSETZER 290 14.5 ZAEHLER MIT SCHIEBEREGISTERN 293 14.5.1
RINGZAEHLER 293 14.5.2 JOHNSON-ZAEHLER 295 14.6 LINEAR RUECKGEKOPPELTE
SCHIEBEREGISTER 298 14.7 VERTIEFENDE AUFGABEN 301 15 DIGITALE
HALBLEITERSPEICHER 303 15.1 LERNZIELE 303 15.2 UEBERSICHT 303 15.2.1
KLASSIFIZIERUNG 304 15.2.2 SPEICHERSTRUKTUREN 305 15.2.3 KENNGROESSEN 306
15.3 NICHTFLUECHTIGE SPEICHER 307 15.3.1 MASKENPROGRAMMIERBARES ROM 308
15.3.2 PROM 309 15.3.3 EPROM 310 15.3.4 EEPROM UND FLASH-EEPROM 311
15.3.5 INSTANZIIERUNG VON ROM-STRUKTUREN DURCH VHDL-CODE 312 15.4
FLUECHTIGE SPEICHER 313 15.4.1 SRAMS 313 15.4.2 DRAMS 316 15.4.3 SDRAM
UND DDR-RAM 319 19 SACHREGISTER 387 INHALTSVERZEICHNIS XIII 15.5
FIFO-SPEICHER 325 15.5.1 VHDL-MODELLIERUNG EINES DUAL-PORT-BLOCK-RAMS
328 15.6 SPEICHERERWEITERUNG 331 15.7 VERTIEFENDE AUFGABEN 335 16
PROGRAMMIERBARE LOGIK 337 16.1 LERNZIELE 337 16.2 PLD-ARCHITEKTUREN 337
16.3 SPLDS 339 16.3.1 PROM-SPEICHER 340 16.3.2 PLAS 343 16.3.3 PALS 344
16.4 CPLDS 350 16.5 FPGAS 354 16.5.1 DIE SPARTAN-3-FPGA-FAMILIE DER FA.
XILINX 355 16.5.2 TECHNOLOGISCHE ENTWICKLUNGSTRENDS BEI FPGAS 362 16.6
VERTIEFENDE AUFGABEN 363 17 ANHANG 365 17.1 HINWEISE ZUR VERWENDUNG DES
SIMULATORS MODELSIM XE STARTER 365 17.1.1 ISEWEBPACK UND MODELSIM
XE-STARTER 365 17.1.2 HILFESYSTEM 366 17.1.3 ENTWICKLUNGSABLAUF. 367
17.2 VHDL-CODIERUNGSEMPFEHLUNGEN 378 18 LITERATURVERZEICHNIS 383 |
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