Parallelität und dynamische Datenpfadrekonfiguration in eingebetteten RISC Prozessoren:
Gespeichert in:
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| Format: | Abschlussarbeit Buch |
| Sprache: | German |
| Veröffentlicht: |
2009
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PARALLELITAET UND DYNAMISCHE
DATENPFADREKONFIGURATION IN EINGEBETTETEN RISC PROZESSOREN
DISSERTATION
ZUR ERLANGUNG DES AKADEMISCHEN GRADES DOKTORINGENIEUR (DR.-ING.)
VORGELEGT AN DER
TECHNISCHEN UNIVERSITAET DRESDEN
FAKULTAET INFORMATIK
EINGEREICHT VON
DIPL.-INFORM. STEFFEN KOEHLER GEBOREN AM 18. AUGUST 1972 IN DRESDEN
GUTACHTER: PROF.DR.-ING.HABIL. RAINER G. SPALLEK, TU DRESDEN
PROF.DR.-ING. CHRISTIAN HOCHBERGER, TU DRESDEN DR.-ING. JOHANNES KNEIP,
NXP SEMICONDUCTORS, DRESDEN
TAG DER VERTEIDIGUNG: 25. AUGUST 2009
IMAGE 2
INHALTSVERZEICHNIS
ABBILDUNGSVERZEICHNIS XI
TABELLENVERZEICHNIS XIII
1 EINLEITUNG UND MOTIVATION 1
2 EINGEBETTETE PROZESSORKERNE UND DATENPFADPARALLELITAET 5
2.1 EFFIZIENZ VON PROZESSORKERNEN 5
2.1.1 VERARBEITUNGSLEISTUNG 7
2.1.2 CODEDICHTE 8
2.1.3 BEFEHLSDURCHSATZ 9
2.1.4 TAKTFREQUENZ UND LEISTUNGSAUFNAHME 9
2.1.5 CHIPFLAECHENEFFIZIENZ 13
2.1.6 FLEXIBILITAET 15
2.2 PARALLELISIERUNGSKONZEPTE FUER DATENPFADE 16
2.2.1 DATENPARALLELE VERARBEITUNG 17
2.2.2 FUNKTIONSPARALLELE VERARBEITUNG 20
2.3 SPEICHERORGANISATION UND DATENZUGRIFFE 24
2.3.1 LOKALE SPEICHER UND CACHES 25
2.3.2 REGISTER UND REGISTERSAETZE 27
2.4 ZUSAMMENFASSUNG 27
3 HARDWARE-REKONFIGURATION VON DATENPFADEN 29
3.1 PRINZIP DER HARDWARE-REKONFIGURATION 29
3.2 MERKMALE HARDWAREREKONFIGURIERBARER SYSTEME 33
3.3 DATENPFADKOPPLUNG MIT RISC-PROZESSOREN 34
3.4 GROBGRANULAR REKONFIGURIERBARE SYSTEME 36
3.4.1 ADRES 38
3.4.2 PIPERENCH 39
3.4.3 PACTXPP 42
3.4.4 REMARC 43
3.4.5 R.EA.L.DSP 45
3.5 KONTROLLFLUSSGESTEUERTE DATENPFADREKONFIGURATION 45
S.KOEHLER. DISSERTATION VII
IMAGE 3
INHALTSVERZEICHNIS
3.6 ZUSAMMENFASSUNG 47
4 ARRIVE DATENPFADERWEITERUNG 49
4.1 ARRIVE-DATENPFADERWEITERUNG 49
4.1.1 REKONFIGURIERBARE ALU 50
4.1.2 MULTIP LEXERMATRIZEN AM EIN- UND AUSGANG DER RALU . . 53 4.1.3
VECTOR LOAD/STORE UNIT 55
4.1.4 RISC-PROZESSOR 57
4.2 KOPPLUNG MIT DEM RISC-PROZESSOR 60
4.2.1 CONTEXT-CONFIGURATION-MANAGER 61
4.2.2 VERARBEITUNGSPIPELINES 63
4.2.2.1 PIPELINE DES RISC-PROZESSORS 64
4.2.2.2 VLSU-PIPELINE 64
4.2.2.3 RALU-PIPELINE 65
4.3 ARCHITEKTURBESCHREIBUNG UND PROGRAMMIERMODELL 66
4.3.1 ARCHITEKTURMODELLIERUNG 67
4.3.2 PROGRAMMIERMODELL 67
4.3.3 ARRIVE-ASSEMBLER 72
4.4 ZUSAMMENFASSUNG 73
5 ABBILDUNG VON SIGNALVERARBEITUNGSALGORITHMEN AUF DEN ARRIVEDATENPFAD
75
5.1 AUSWAHL DER TESTALGORITHMEN 75
5.2 BENCHMARK-ALGORITHMEN 76
5.2.1 FIR-FILTER 77
5.2.2 IIR-FILTER 79
5.2.3 FFT 82
5.2.4 DCT 86
5.2.5 VITERBI DECODER 89
5.2.6 TURBO-DECODER 96
5.3 BEWERTUNG DER DATENPFADABBILDUNG 102
6 PRAKTISCHE REALISIERUNG UND EFFIZIENZBETRACHTUNGEN 107
6.1 SYNTHESEFAEHIGES VHDL-MODELL UND FPGA-PROTOTYP . 107
6.2 STANDARDZELLEN ASIC ENTWURF 110
6.3 EFFIZIENZANALYSE 111
6.4 VERGLEICH MIT AKTUELLEN, KOMMERZIELLEN ANSAETZEN 116
7 ZUSAMMENFASSUNG UND AUSBLICK 119
7.1 ABSCHLIESSENDER RUECKBLICK 119
7.2 WEITERFUEHRENDE ARBEITEN UND ZUKUNFTSPOTENTIAL 120
VIII PARALLELITAET UND DYNAMISCHE DATENPFADREKONH GURATION
IMAGE 4
INHALTSVERZEICHNIS
QUELLENVERZEICHNIS 123
A VERHALTENSBESCHREIBUNG DER PE-OPERATIONEN A-137
* OPERATIONSKODIERUNG B-143
B.L RISC-BEFEHLSCODIERUNG B-143
B.2 VLSU-KONTEXTCODIERUNG B-144
B.3 RALU-KONTEXTCODIERUNG B-144
B.4 RALU-KONTEXTCODIERUNG DER QUELLREGISTERAUSWAHL B-145
B.5 RALU-KONTEXTCODIERUNG DER ZIELOPERANDENAUSWAHL B-145
B.6 RALU-KONTEXTCODIERUNG DER ZIELREGISTERAUSWAHL B-145
* ARRIVE ASSEMBLERPROGRAMM C-147
D ARRIVE PROGRAMMDATEI D-149
S.KOEHLER. DISSERTATION IX
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