Verfügbarkeit: VHDL-Synthese

VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme

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Bibliographische Detailangaben
Hauptverfasser:	Reichardt, Jürgen 1952- (VerfasserIn), Schwarz, Bernd (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	München [u.a.] Oldenbourg 2007
Ausgabe:	4., überarb. Aufl.
Schlagworte:	Digitales System Schaltungssynthese VHDL Digitalschaltung Lehrbuch
Online-Zugang:	Inhaltstext Inhaltsverzeichnis Inhaltsverzeichnis
Beschreibung:	XIV, 400 S. graph. Darst.
ISBN:	9783486581928

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adam_text	VHDL-SYNTHESE ENTWURF DIGITALER SCHALTUNGEN UND SYSTEME VON PROF. DR. JURGEN REICHARDT, PROF. DR.-LNG. BERND SCHWA RZ 4., UBERARBEITETE AUFLAGE OLDENBOURG VERLAG MIINCHEN WIEN INHALTSVERZEICHNIS 1 EINLEITUNG UND UBERSICHT 1 1.1 MOTIVATION 1 1.2 ZIELEUND ORGANISATION DIESES BUCHES 2 1.3 SYNTAXNOTATION 5 2 SYNTHESE EINFACHER SCHALTNETZE 7 2.1 ENTITY, ARCHITEKTUR UND SIGNALE 7 2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE 10 2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN 11 2.1.3 DEKLARATION VON BUSSIGNALEN 13 2.2 SIMULATION VON VHDL-ENTWIIRFEN 13 2.3 SCHALTNETZE MIT BOOLE'SCHEN GLEICHUNGEN 16 2.4 SYNTHESE SELEKTIVER UND BEDINGTER SIGNALZUWEISUNGEN 19 2.5 UBUNGSAUFGABEN 24 3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN 27 3.1 PROZESSE 27 3.1.1 DEKLARATION UND AUSFUHRUNG VON PROZESSEN 28 3.2 SCHALTNETZE MIT SEQUENTIELLEN ANWEISUNGEN 31 3.2.1 DIE CASE-ANWEISUNG 32 3.2.2 DIE IF-ANWEISUNG 36 3.2.3 SCHLEIFENKONSTRUKTE 39 3.2.3.1 FOR LOOP 40 3.2.3.2 WHILE LOOP 41 3.2.4 SIMULATIONSSPEZIFISCHE PROZESSE FUR TESTUMGEBUNGEN 43 3.3 EINFACHE SCHALTWERKE 45 INHALTSVERZEICHNIS 3.3.1 D-FLIPFLOPS UND REGISTER 45 3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN 45 3.3.1.2 TESTBENCH ZUM D-FLIPFLOP 48 3.3.1.3 ENTWURF VON REGISTERN 49 3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN 50 3.3.2 JOHNSON-ZAHLER MIT TAKTTEILER 52 3.3.3 PARAMETRISIERTES SCHIEBEREGISTER 54 3.4 ERZEUGUNG VON LATCHES 57 3.5 VERMEIDBARE SYNTHESEFEHLER 59 3.5.1 KOMBINATORISCHE SCHLEIFEN 59 3.5.2 FEHLVERHALTEN DURCH UNVOLLSTANDIGE EMPFINDLICHKEITSLISTEN 61 3.6 RTL-SYNTHESERICHTLINIEN 62 3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN 64 3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK 64 3.7 UBUNGSAUFGABEN 65 4 TRI-STATE- UND DON'T-CARE-MODELLIERUNG 71 4.1 DIE DATENTYPEN STD ULOGIC UND STD_LOGIC 71 4.2 REALISIERUNG VON TRI-STATE-AUSGANGSSTUFEN 74 4.3 DON'T-CARE-WERTE ALS AUSGANGSSIGNAL 79 4.4 DON'T-CARE-WERTE ALS EINGANGSSIGNAL 81 4.5 KONVERSION DER DATENTYPEN BIT UND BITVECTOR 84 4.6 UBUNGSAUFGABEN 86 5 ARITHMETIK UND SYNCHRONZAHLER 89 5.1 ARITHMETIK-OPERATOREN UND ZUGEHORIGE DATENTYPEN 89 5.2 ^COMPARATOR SN74XX85 91 5.3 ENTWURF VON SYNCHRONZAHLERN 94 5.4 ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED 98 5.4.1 ENTWURF EINES KOMBINIERTEN ADDIERERS / SUBTRAHIERES 100 5.5 INTEGER-ARITHMETIK 103 INHALTSVERZEICHNIS XI 5.5.1 KONVERSIONSFUNKTIONEN ZWISCHEN ARITHMETISCHEN DATENTYPEN 106 5.5.1.1 KONVERSIONSFUNKTIONEN DES IEEE 1076.3 NUMERIC_STD 107 5.5.1.2 SYNOPSYS-SPEZIFISCHE KONVERSIONEN 107 5.6 HINWEISE ZUR VERWENDUNG DER DATENTYPEN 110 5.7 UBUNGSAUFGABEN 112 6 ENTWURF VON ZUSTANDSAUTOMATEN 117 6.1 AUTOMATENVARIANTEN 117 6.2 MOORE-AUTOMAT FUR EINE IMPULSFOLGENERKENNUNG 120 6.3 ENTWURFSBEISPIEL FUR EINEN MEALY-AUTOMATEN 124 6.4 VHDL-SYNTAXVARIANTEN 130 6.4.1 DIE ZWEI-PROZESS-DARSTELLUNG 131 6.4.2 DIE MEHR-PROZESS-DARSTELLUNG 133 6.4.2.1 SCHNITTSTELLENSYNCHRONISATION 133 6.4.2.2 MABNAHMEN ZUR TAKTFREQUENZERHOHUNG 135 6.4.2.3 MABNAHME ZUR REDUZIERUNG DER LATENZZEIT 137 6.4.3 DIE EIN-PROZESS-DARSTELLUNG 139 6.4.4 VERGLEICH DER SYNTAXVARIANTEN 140 6.5 ZUSTANDSCODIERUNG 141 6.5.1 STRATEGIEN DER ZUSTANDSCODIERUNG 142 6.5.2 UMSETZUNG DER ZUSTANDSCODIERUNG IN VHDL 143 6.5.3 AUSWIRKUNGEN DER ZUSTANDSCODIERUNG AUF DIE SYNTHESEERGEBNISSE 144 6.6 UBUNGSAUFGABEN 150 7 STRUKTURELLER VHDL-ENTWURF 153 7.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG 154 7.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN 157 7.2.1 STRUKTURELLER ENTWURF EINES 4 ZU 2 PRIORITATSENCODERS 159 7.2.1.1 KOMPONENTENDEKLARATION 161 7.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG 161 7.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN 163 7.2.1.4 MODELLPARAMETRISIERUNG 164 7.2.1.5 ITERATIVE INSTANZIIERUNG 166 7.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT 168 INHALTSVERZEICHNIS 7.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN 173 7.3 BLOCKSTRUKTURIERUNG IN ARCHITEKTUREN 176 7.4 STRUKTURIERUNG MIT UNTERPROGRAMMEN 178 7.4.1 LOKALE PROZEDUREN UND FUNKTIONEN 178 7.4.2 DEFINITION UND EINSATZ VON PACKAGES 183 7.5 HERSTELLERSPEZIFISCHE KOMPONENTEN UND KOMPONENTENGENERATOREN 186 7.5.1 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9.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN 244 9.1.2.2 BINARE MULTIPLIKATION 245 9.1.3 FILTERSKALIERUNG UND BEISPIELFILTER 246 9.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN 250 9.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN 250 9.1.4.2 BASISMODELL DER DIREKTFORM 253 9.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM 261 9.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM 265 9.1.4.5 LINEAR-PHASEN-STRUKTUR 275 9.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER 285 9.1.4.7 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSEN 290 9.1.5 SEQUENTIELLE FIR-STRUKTUR MIT MAC-EINHEIT 293 9.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT 296 9.1.5.2 RINGPUFFER FUR DIE ABTASTWERTE 298 9.1.5.3 KOEFFIZIENTEN-ROM 300 9.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN 301 9.1.5.5 SIMULATIONS-UND SYNTHESEERGEBNISSE 305 9.1.6 TAKTSCHEMATA DER FILTERDATENPFADE 308 9.1.6.1 AUDIODATENRATE 310 9.1.6.2 HOHE DATENRATEN 311 9.2 IIR-FILTER 312 9.2.1 KOEFFIZIENTENBERECHNUNG UND BEISPIELFILTER 312 9.2.2 PARALLELE STRUKTUREN FUR IIR-FILTER 2. ORDNUNG 317 9.2.3 VHDL-MODELLE FUR VARIANTEN DER DIREKTFORM II 320 9.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II 320 9.2.3.2 MODIFIZIERTE DIREKTFORM II 328 9.2.3.3 IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSE 331 9.2.4 SINUSGENERATOR ALS SYNTHESEFAHIGE TESTBENCH 332 9.2.5 ENTWURFSSCHRITTE FUR IIR-FILTER 339 9.3 FPGA-ENTWURFMITSIMULINK 340 10 ANHANG 343 10.1 VHDL-CODIERUNGSEMPFEHLUNGEN 343 10.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME 348 XIV INHALTSVERZEICHNIS 10.3 LISTE DER VHDL-SCHLUSSELWORTE 352 10.4 LOSUNGEN ZU DEN UBUNGSAUFGABEN 352 10.4.1 LOSUNGEN ZU DEN AUFGABEN IN KAP. 2.5 353 10.4.2 LOSUNGEN ZU DEN AUFGABEN IN KAP. 3.7 355 10.4.3 LOSUNGEN ZU DEN AUFGABEN IN KAP. 4.6 361 10.4.4 LOSUNGEN ZU DEN AUFGABEN IN KAP. 5.7 364 10.4.5 LOSUNGEN ZU DEN AUFGABEN IN KAP. 6.6 369 10.4.6 LOSUNGEN ZU DEN AUFGABEN IN KAP. 7.7 373 11 VHDL-SYNTAXIIBERSICHT UND BIBLIOTHEKEN 379 12 LITERATU RVERZEICHNIS 389 13 SACHREGISTER 393
adam_txt	VHDL-SYNTHESE ENTWURF DIGITALER SCHALTUNGEN UND SYSTEME VON PROF. DR. JURGEN REICHARDT, PROF. DR.-LNG. BERND SCHWA RZ 4., UBERARBEITETE AUFLAGE OLDENBOURG VERLAG MIINCHEN WIEN INHALTSVERZEICHNIS 1 EINLEITUNG UND UBERSICHT 1 1.1 MOTIVATION 1 1.2 ZIELEUND ORGANISATION DIESES BUCHES 2 1.3 SYNTAXNOTATION 5 2 SYNTHESE EINFACHER SCHALTNETZE 7 2.1 ENTITY, ARCHITEKTUR UND SIGNALE 7 2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE 10 2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN 11 2.1.3 DEKLARATION VON BUSSIGNALEN 13 2.2 SIMULATION VON VHDL-ENTWIIRFEN 13 2.3 SCHALTNETZE MIT BOOLE'SCHEN GLEICHUNGEN 16 2.4 SYNTHESE SELEKTIVER UND BEDINGTER SIGNALZUWEISUNGEN 19 2.5 UBUNGSAUFGABEN 24 3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN 27 3.1 PROZESSE 27 3.1.1 DEKLARATION UND AUSFUHRUNG VON PROZESSEN 28 3.2 SCHALTNETZE MIT SEQUENTIELLEN ANWEISUNGEN 31 3.2.1 DIE CASE-ANWEISUNG 32 3.2.2 DIE IF-ANWEISUNG 36 3.2.3 SCHLEIFENKONSTRUKTE 39 3.2.3.1 FOR LOOP 40 3.2.3.2 WHILE LOOP 41 3.2.4 SIMULATIONSSPEZIFISCHE PROZESSE FUR TESTUMGEBUNGEN 43 3.3 EINFACHE SCHALTWERKE 45 INHALTSVERZEICHNIS 3.3.1 D-FLIPFLOPS UND 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ZUSTANDSCODIERUNG 142 6.5.2 UMSETZUNG DER ZUSTANDSCODIERUNG IN VHDL 143 6.5.3 AUSWIRKUNGEN DER ZUSTANDSCODIERUNG AUF DIE SYNTHESEERGEBNISSE 144 6.6 UBUNGSAUFGABEN 150 7 STRUKTURELLER VHDL-ENTWURF 153 7.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG 154 7.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN 157 7.2.1 STRUKTURELLER ENTWURF EINES 4 ZU 2 PRIORITATSENCODERS 159 7.2.1.1 KOMPONENTENDEKLARATION 161 7.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP-ANWEISUNG 161 7.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN 163 7.2.1.4 MODELLPARAMETRISIERUNG 164 7.2.1.5 ITERATIVE INSTANZIIERUNG 166 7.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT 168 INHALTSVERZEICHNIS 7.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN 173 7.3 BLOCKSTRUKTURIERUNG IN ARCHITEKTUREN 176 7.4 STRUKTURIERUNG MIT UNTERPROGRAMMEN 178 7.4.1 LOKALE PROZEDUREN UND FUNKTIONEN 178 7.4.2 DEFINITION UND EINSATZ VON PACKAGES 183 7.5 HERSTELLERSPEZIFISCHE KOMPONENTEN UND KOMPONENTENGENERATOREN 186 7.5.1 INSTANZIIERUNG VON RAM- UND ROM-ZELLEN MIT PROZESSEN 186 7.5.2 KOMPONENTENGENERATOREN 192 7.6 UNTERSTUTZUNG DURCH SYNTHESEWERKZEUGE 198 7.7 UBUNGSAUFGABEN 200 8 ENTWURF EINES RISC-PROZESSORS 203 8.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN 204 8.1.1 DAS PROGRAMMIERMODELL 204 8.1.2 DER INSTRUKTIONSSATZ 206 8.1.3 INSTRUKTIONSFORMATE 206 8.2 PROZESSORARCHITEKTUR UND -PROGRAMMIERUNG 207 8.3 VHDL-REALISIERUNG 210 8.3.1 REGISTERFILE 211 8.3.2 INSTRUCTION FETCH (IF) 215 8.3.3 INSTRUCTION DECODE (ID) 216 8.3.4 EXECUTE (EX) 220 8.3.5 MEMORY ACCESS (MEM) 222 8.3.6 TOP-LEVEL-ARCHITEKTUR DES RISC-PROZESSORS 224 8.3.7 EINFACHE TESTBENCH FUR DEN RISC-PROZESSOR 227 8.4 ENTWURFSVERIFIKATION 228 8.4.1 VERMEIDUNG VON RW-HAZARDS 229 8.4.2 VERMEIDUNG VON C-HAZARDS 230 8.4.3 SPEICHERN UND LESEN DES DATENSPEICHERS 232 8.5 FPGA-IMPLEMENTIERUNG 233 9 MODELLIERUNG DIGITALER FILTER 235 9.1 FIR-FILTER 237 9.1.1 PARALLELE FIR-FILTERSTRUKTUREN 237 INHALTSVERZEICHNIS XIII 9.1.2 ZAHLENDARSTELLUNG IM Q-FORMAT 242 9.1.2.1 ADDITION MIT VORZEICHENRICHTIGER ERWEITERUNG DER SUMMANDEN 244 9.1.2.2 BINARE MULTIPLIKATION 245 9.1.3 FILTERSKALIERUNG UND BEISPIELFILTER 246 9.1.4 VHDL-MODELLE PARALLELER FIR-FILTERSTRUKTUREN 250 9.1.4.1 KOPPLUNG VON UNTERSCHIEDLICHEN TAKTBEREICHEN 250 9.1.4.2 BASISMODELL DER DIREKTFORM 253 9.1.4.3 DIREKTFORM MIT SYMMETRISCH BALANCIERTEM ADDIERERBAUM 261 9.1.4.4 DIREKTFORM MIT UNSYMMETRISCH BALANCIERTEM ADDIERERBAUM 265 9.1.4.5 LINEAR-PHASEN-STRUKTUR 275 9.1.4.6 TRANSPONIERTE FORM MIT REDUZIERTER ANZAHL DER MULTIPLIZIERER 285 9.1.4.7 VERGLEICH DER IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSEN 290 9.1.5 SEQUENTIELLE FIR-STRUKTUR MIT MAC-EINHEIT 293 9.1.5.1 MULTIPLIZIERER-AKKUMULATOREINHEIT 296 9.1.5.2 RINGPUFFER FUR DIE ABTASTWERTE 298 9.1.5.3 KOEFFIZIENTEN-ROM 300 9.1.5.4 SEQUENZSTEUERUNG MIT EINEM ZUSTANDSAUTOMATEN 301 9.1.5.5 SIMULATIONS-UND SYNTHESEERGEBNISSE 305 9.1.6 TAKTSCHEMATA DER FILTERDATENPFADE 308 9.1.6.1 AUDIODATENRATE 310 9.1.6.2 HOHE DATENRATEN 311 9.2 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ORDNUNG 317 9.2.3 VHDL-MODELLE FUR VARIANTEN DER DIREKTFORM II 320 9.2.3.1 TRANSPONIERTE STRUKTUR DER DIREKTFORM II 320 9.2.3.2 MODIFIZIERTE DIREKTFORM II 328 9.2.3.3 IMPLEMENTIERUNGSERGEBNISSE UND TIMINGANALYSE 331 9.2.4 SINUSGENERATOR ALS SYNTHESEFAHIGE TESTBENCH 332 9.2.5 ENTWURFSSCHRITTE FUR IIR-FILTER 339 9.3 FPGA-ENTWURFMITSIMULINK 340 10 ANHANG 343 10.1 VHDL-CODIERUNGSEMPFEHLUNGEN 343 10.2 CHECKLISTE ZUM VHDL-BASIERTEN ENTWURF DIGITALER SYSTEME 348 XIV INHALTSVERZEICHNIS 10.3 LISTE DER VHDL-SCHLUSSELWORTE 352 10.4 LOSUNGEN ZU DEN UBUNGSAUFGABEN 352 10.4.1 LOSUNGEN ZU DEN AUFGABEN IN KAP. 2.5 353 10.4.2 LOSUNGEN ZU DEN AUFGABEN IN KAP. 3.7 355 10.4.3 LOSUNGEN ZU DEN AUFGABEN IN KAP. 4.6 361 10.4.4 LOSUNGEN ZU DEN AUFGABEN IN KAP. 5.7 364 10.4.5 LOSUNGEN ZU DEN AUFGABEN IN KAP. 6.6 369 10.4.6 LOSUNGEN ZU DEN AUFGABEN IN KAP. 7.7 373 11 VHDL-SYNTAXIIBERSICHT UND BIBLIOTHEKEN 379 12 LITERATU RVERZEICHNIS 389 13 SACHREGISTER 393
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Beschreibung

Schweinfurt Zentralbibliothek Lesesaal

Bestandesangaben von Schweinfurt Zentralbibliothek Lesesaal
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