Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs:
Gespeichert in:
| Hauptverfasser: | , |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
München [u.a.]
Oldenbourg
2006
|
| Schriftenreihe: | Oldenbourg Lehrbücher für Ingenieure
|
| Schlagworte: | |
| Online-Zugang: | Inhaltstext Inhaltsverzeichnis |
| Beschreibung: | XVI, 548 S. graph. Darst. |
| ISBN: | 9783486575569 3486575562 |
Internformat
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|---|---|
| adam_text | ENTWURF VON DIGITALEN SCHALTUNGEN UND SYSTEMEN MIT HDLS UND FPGAS VON
FRANK KESEL UND RUEBEN BARTHOLOMAE OLDENBOURG VERLAG MUENCHEN WIEN .
INHALTSVERZEICHNIS 1 EINLEITUNG 1 1.1 DIGITALTECHNIK UND DIE
MIKROELEKTRONISCHE REVOLUTION 1 1.2 ABSTRAKTIONSEBENEN UND EDA-WERKZEUGE
10 1.3 ZIELE UND AUFBAU DES BUCHES 17 2 MODELLIERUNG VON DIGITALEN
SCHALTUNGEN MIT VHDL 21 2.1 HISTORISCHE ENTWICKLUNG VON VHDL 22 2.2
GRUNDLEGENDE KONZEPTE VON VHDL 25 2.2.1 ENTITY UND ARCHITECTURE 25 2.2.2
VERHALTENSBESCHREIBUNGEN UND PROZESSE 29 2.2.3 STRUKTURBESCHREIBUNGEN 35
2.2.4 TESTBENCHES UND DIE VERIFIKATION VON VHDL-ENTWUERFEN 40 .2.5
KOMPILATION VON VHDL-MODELLEN 44 2.2.6 SIMULATION VON VHDL-MODELLEN 46 !
2.2.7 MODELLIERUNG VON VERZOEGERUNGSZEITEN IN VHDL 52 2.2.8 VARIABLE
UND SIGNAL 54 13 OBJEKTE, DATENTYPEN UND OPERATOREN 57 2.3.1 DEKLARATION
UND VERWENDUNG VON OBJEKTEN 57 ; 2.3.2 UEBERLADEN VON OPERATOREN UND
FUNKTIONEN 60 12.3.3 GUELTIGKEITSBEREICH VON OBJEKTEN 61 11.3.4 UEBERSICHT
UEBER DIE VHDL-DATENTYPEN UND OPERATOREN 62 |J?.3.5 ATTRIBUTE 68 I Z.4
SEQUENTIELLE ANWEISUNGEN 70 14.4.1 IF-VERZWEIGUNGEN 70 [44.2
CASE-VERZWEIGUNGEN 74 JI;4.3 SCHLEIFEN 77 IS.4.4 WEITERE SEQUENTIELLE
ANWEISUNGEN 81 1.5 NEBENLAEUFIGE ANWEISUNGEN 83 FC.5.1 UNBEDINGTE
NEBENLAEUFIGE ANWEISUNGEN 83 1.5.2 BEDINGTE NEBENLAEUFIGE ANWEISUNGEN 84
XII ^_- INHALTSVERZEICHNIS S» 2.6 UNTERPROGRAMME UND PACKAGES. * 86 2.7
AUFLOESUNGSFUNKTIONEN, MEHRWERTIGE LOGIK UND IEEE-DATENTYPEN 91 2.7.1
AUFLOESUNGSFUNKTIONEN UND MEHRWERTIGE LOGIK 91 2.7.2 DIE IEEE
1164-DATENTYPEN 96 2.8 WEITERE KONSTRUKTIONEN FUER STRUKTURBESCHREIBUNGEN
102 2.8.1 PARAMETRISIERUNG VON KOMPONENTEN 102 2.8.2 ITERATIVE UND
BEDINGTE INSTANZIERUNG 105 2.8.3 BINDUNG VON KOMPONENTEN 106 2.9 WEITERE
VHDL-KONSTRUKTIONEN 112 2.10 ZUSAMMENFASSUNG ZU KAPITEL 2 114 2.11
UEBUNGSAUFGABEN 117 3 DIGITALE INTEGRIERTE SCHALTUNGEN 119 3.1 AUSWAHL
VON IMPLEMENTIERUNGSFORMEN FUER INTEGRIERTE SCHALTUNGEN 119 3.2
GRUNDLAGEN DER CMOS-SCHALTUNGSTECHNIK 126 3.2.1 DER
MOS-FELDEFFEKTTRANSISTOR 127 3.2.2 DER CMOS-INVERTER 138 3.2.3
STATISCHES VERHALTEN DES CMOS-INVERTERS 139 3.2.4 DYNAMISCHES VERHALTEN
DES CMOS-INVERTERS 143 3.2.5 LEISTUNGS- UND ENERGIEAUFNAHME VON
CMOS-SCHALTUNGEN 150 3.3 KOMBINATORISCHE CMOS-SCHALTUNGEN 156 3.3.1
KOMPLEMENTAERE STATISCHE CMOS LOGIKGATTER 156 3.3.2 PASS-TRANSISTOR-LOGIK
UND TRANSMISSION-GATE-LOGIK 160 3.3.3 TRI-STATE-TREIBER 164 3.4
SEQUENTIELLE CMOS-SCHALTUNGEN 165 3.4.1 DAS BISTABILITAETS-PRINZIP 166
3.4.2 TAKTZUSTANDSGESTEUERTE LATCHES 167 3.4.3 TAKTFLANKENGESTEUERTE
FLIPFLOPS 168 3.4.4 METASTABILITAET UND SYNCHRONISATION 170 3.5 MOS
HALBLEITERSPEICHER 175 3.5.1 UEBERSICHT UND KLASSIFIKATION VON
HALBLEITERSPEICHERN 176 3.5.2 MATRIXSPEICHER-ARCHITEKTUREN 180 3.5.3
SRAM?SPEICHERZELLEN 183 3.5.4 EPROM SPEICHERZELLEN 185 3.5.5 EEPROM
SPEICHERZELLEN 187 3.5.6 FLASH SPEICHERZELLEN 189 3.6
PROGRAMMIERUNGSTECHNOLOGIEN VON MOS-PLDS 193 3.6.1 PROGRAMMIERUNG MIT
SRAM-ZELLEN 193 INHALTSVERZEICHNIS XIII 3.6.2 PROGRAMMIERUNG MIT
FLOATING-GATE-ZELLEN 196 3.6.3 PROGRA RNMIERUNG MIT ANTIFUSES 197 3.7
SPLD/CPLD-ARCHITEKTUREN 199 3.7.1 IMPLEMENTIERUNG VON SCHALTFUNKTIONEN
MIT PROMS 199 3.7.2 SPLDS: PLA- UND PAL-STRUKTUREN 202 3.7.3 CPLDS 205
3.8 FPGA-ARCHITEKTUREN 208 3.8.1 MULTIPLEXER-BASISZELLEN 209 3.8.2
LUT-BASISZELLEN 211 3.8.3 VERBINDUNGSARCHITEKTUREN 214 3.8.4 I/O-BLOECKE
220 *. 3.8.5 ENTWICKLUNGSTRENDS BEI FPGAS 221 3.9 ZUSAMMENFASSUNG ZU
KAPITEL 3 224 9.10 UEBUNGSAUFGABEN 227 4 VON DER
REGISTER-TRANSFER-EBENE ZUR GATTEREBENE 229 L EINFUEHRUNG IN DIE
LOGIKSYNTHESE 229 I. 1.1 UEBERSETZUNG UND INFERENZ DES VHDL-CODES 230
1.1.2 SCHALTWERKSSYNTHESE 233 J.1.3 ZEITLICHE RANDBEDINGUNGEN FUER DIE
SYNTHESE 240 M.4 STATISCHE TIMING-ANALYSE 242 U.5 DAS PROBLEM DES
*FALSCHEN PFADES 246 1.1.6 UMGEBUNG DES DESIGNS UND BETRIEBSBEDINGUNGEN
249 IF.1.7 LOGIKOPTIMIERUNG UND TECHNOLOGIEABBILDUNG 251 1.1.8
MEHRSTUFIGE LOGIKOPTIMIERUNG 252 1.1.9 TECHNOLOGIEABBILDUNG FUER
SRAM-FPGAS 255 1.10 EINFLUSS DER OPTIMIERUNGSVORGABEN AUF DAS
SYNTHESEERGEBNIS 258 EIN 4-BIT-MIKROPROZESSOR ALS BEISPIEL 261 K3
SCHALTWERKE UND ZAEHLER 264 3.1 STEUERWERK DES BEISPIEL-PROZESSORS 264
3.2 EINFLUSS DER ZUSTANDSCODIERUNG AUF DAS SYNTHESEERGEBNIS 268 3.3 DAS
PROBLEM DER UNBENUTZTEN ZUSTAENDE 270 3.4 VERWENDUNG VON SIGNALEN UND
VARIABLEN IN GETAKTETEN UND KOMBINATORISCHEN PROZESSEN 275 3.5
BESCHREIBUNG VON ZAEHLERN IN VHDL 281 3.6 IMPLEMENTIERUNG VON ZAEHLERN IN
FPGAS 285 ARITHMETISCHE EINHEITEN 289 1.1 ALU DES BEISPIEL-PROZESSORS
289 12 IMPLEMENTIERUNG VON ADDIERERN IN FPGAS 292 XTV ^
INHALTSVERZEICHNIS 4.4.3 IMPLEMENTIERUNG VON SUBTRAHIERERN IN FPGAS 296
4.4.4 IMPLEMENTIERUNG VON MULTIPLIZIE^ERN IN FPGAS 300 4.4.5
RESSOURCENBEDARF VON LOGISCHEN, RELATIONALEN UND ARITHMETISCHEN
OPERATOREN 304 4.4.6 MEHRFACHNUTZUNG VON ARITHMETISCHEN RESSOURCEN 305
4.4.7 DARSTELLUNG VORZEICHENBEHAFTETER UND VORZEICHENLOSER ZAHLEN 307
4.5 INTEGRATION VON MATRIXSPEICHERN: RAM UND ROM 311 4.5.1
PROGRAMMSPEICHER DES BEISPIEL-PROZESSORS 312 4.5.2 VERWENDUNG VON
SYNCHRONEN ,31OCK RAM -SPEICHERN 315 4.5.3 DATENSPEICHER DES
BEISPIEL-PROZESSORS 319 4.5.4 VERGLEICH VON *DISTRIBUTED RAM UND *BLOCK
RAM 322 4.5.5 INSTANZIERUNG VON MAKROS UND VERWENDUNG VON
MAKRO-GENERATOREN 323 4.6 ON-CHIP-BUSSE UND I/O-SCHNITTSTELLEN 326 4.6.1
DATENBUS DES BEISPIEL-PROZESSORS 327 4.6.2 MULTIPLEXER- UND LOGIK-BUSSE
329 4.6.3 TRISTATE-BUSSE 332 4.6.4 VERGLEICH VON TRISTATE-BUS UND
LOGIK-BUS 336 4.6.5 PARALLELER PORT DES BEISPIEL-PROZESSORS 337 4.7
HAEUFIG BEGANGENE FEHLER UND WEITERE ASPEKTE DES RTL-ENTWURFS 340 4.7.1
HAEUFIGE FEHLER IN GETAKTETEN PROZESSEN (FLIPFLOPS) 341 4.7.2 HAEUFIGE
FEHLER IN KOMBINATORISCHEN PROZESSEN (SCHALTNETZE) 344 4.7.3 OPTIMIERUNG
DER SCHALTUNG 345 4.7.4 PARTITIONIERUNG DES ENTWURFS 350 4.8
ZUSAMMENFASSUNG ZU KAPITEL 4 352 4.9 UEBUNGSAUFGABEN 355 5 VON DER
GATTEREBENE ZUR PHYSIKALISCHEN REALISIERUNG 359 5.1 ENTWURFSABLAUF FUER
FPGAS 359 5.2 PHYSIKALISCHER ENTWURF VON FPGAS 363 5.2.1 ERSTELLEN DES
FLOORPLANS 363 5.2.2 PLATZIERUNG DER KOMPONENTEN IM FPGA 366 5.2.3
VERDRAHTUNG DER KOMPONENTEN IM FPGA 370 5.2.4 PLATZIERUNG UND
VERDRAHTUNG DES BEISPIEL-PROZESSORS 375 5.3 EINFLUSFC DER VERDRAHTUNG
AUF DAS ZEITVERHALTEN 376 5.3.1 ELEKTRISCHE PARAMETER DER VERDRAHTUNG
377 5.3.2 MODELLIERUNG DER VERZOEGERUNGSZEITEN DURCH DAS ELMORE-MODELL
379 5.3.3 INDUKTIVE UND KAPAZITIVE LEITUNGSEFFEKTE 383 5.3.4 VERDRAHTUNG
UND ZEITVERHALTEN IM FPGA 386 5.3.5 LOGIKSYNTHESE UND PHYSIKALISCHER
ENTWURF 393 ILTSVERZEICHNIS XV SYNCHRONER ENTWURF UND TAKTVERTEILUNG 395
SYNCRFRONE UND ASYNCHRONE DIGITALE SYSTEME 396 FLANKENGESTEUERTE UND
PEGELGESTEUERTE SCHALTUNGEN 401 URSACHEN UND AUSWIRKUNGEN VON
TAKTVERSATZ UND JITTER 403 TAKTVERTEILUNG IN FPGAS 410 SYNCHRONE
ENTWURFSTECHNIKEN 418 SIMULATION DES ZEITVERHALTENS MIT VHDL 425
MODELLIERUNG DER SCHALTUNG MIT VITAL-KOMPONENTEN 425 AUSTAUSCH VON
TIMING-DATEN MIT SDF 433 SIMULATION DES ZEITVERHALTENS MIT EINEM
VHDL-SIMULATOR 436 BESTIMMUNG DER CHIPTEMPERATUR 440 ZUSAMMENFASSUNG ZU
KAPITEL 5 441 UEBUNGSAUFGABEN 444 MODELLIERUNG VON DIGITALEN SCHALTUNGEN
MIT SYSTEMC 447 MODELLIERUNG AUF REGISTER-TRANSFER-EBENE MIT SYSTEMC 448
MODULE 448 VERHALTENSBESCHREIBUNGEN AUF REGISTER-TRANSFER-EBENE 451
STRUKTURBESCHREIBUNGEN 455 TESTBENCHES 458 SIMULATION 461
HARDWAREORIENTIERTE SYSTEMC-DATENTYPEN 465 LOGIK-DATENTYPEN 465
INTEGER-DATENTYPEN 468 FIXPUNKT-DATENTYPEN 469 MODELLIERUNG AUF
ALGORITHMISCHER EBENE MIT SYSTEMC 472 VERHALTENSBESCHREIBUNGEN AUF
ALGORITHMISCHER EBENE 473 VON DER ALGORITHMISCHEN EBENE ZUR
REGISTER-TRANSFER-EBENE 481 ZUSAMMENFASSUNG ZU KAPITEL 6 490 ANHANG 491
VERWENDETE SCHALTZEICHEN, ABKUERZUNGEN UND FORMELZEICHEN 491
SCHALTZEICHEN 491 ABKUERZUNGEN 493 FORMELZEICHEN 496 VHDL-SYNTAX 498
VHDL-STRUKTURBESCHREIBUNG DES BEISPIEL-PROZESSORS 506 XVI ^
INHALTSVERZEICHNIS A.4 LOESUNGEN DER UEBUNGSAUFGABEN 509 A.4.1
UEBUNGSAUFGABEN AUS KAPITEL 2 . .* 509 A.4.2 UEBUNGSAUFGABEN AUS KAPITEL 3
512 A.4.3 UEBUNGSAUFGABEN AUS KAPITEL 4 515 A.4.4 UEBUNGSAUFGABEN AUS
KAPITEL 5 525 LITERATURVERZEICHNIS 529 INDEX 537
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| adam_txt |
ENTWURF VON DIGITALEN SCHALTUNGEN UND SYSTEMEN MIT HDLS UND FPGAS VON
FRANK KESEL UND RUEBEN BARTHOLOMAE OLDENBOURG VERLAG MUENCHEN WIEN \.
INHALTSVERZEICHNIS 1 EINLEITUNG 1 1.1 DIGITALTECHNIK UND DIE
MIKROELEKTRONISCHE REVOLUTION 1 1.2 ABSTRAKTIONSEBENEN UND EDA-WERKZEUGE
10 1.3 ZIELE UND AUFBAU DES BUCHES 17 2 MODELLIERUNG VON DIGITALEN
SCHALTUNGEN MIT VHDL 21 2.1 HISTORISCHE ENTWICKLUNG VON VHDL 22 2.2
GRUNDLEGENDE KONZEPTE VON VHDL 25 2.2.1 ENTITY UND ARCHITECTURE 25 2.2.2
VERHALTENSBESCHREIBUNGEN UND PROZESSE 29 2.2.3 STRUKTURBESCHREIBUNGEN 35
2.2.4 TESTBENCHES UND DIE VERIFIKATION VON VHDL-ENTWUERFEN 40 \ .2.5
KOMPILATION VON VHDL-MODELLEN 44 2.2.6 SIMULATION VON VHDL-MODELLEN 46 !
2.2.7 MODELLIERUNG VON VERZOEGERUNGSZEITEN IN VHDL 52 \ 2.2.8 VARIABLE
UND SIGNAL 54 13 OBJEKTE, DATENTYPEN UND OPERATOREN 57 2.3.1 DEKLARATION
UND VERWENDUNG VON OBJEKTEN 57 ; 2.3.2 UEBERLADEN VON OPERATOREN UND
FUNKTIONEN 60 12.3.3 GUELTIGKEITSBEREICH VON OBJEKTEN 61 11.3.4 UEBERSICHT
UEBER DIE VHDL-DATENTYPEN UND OPERATOREN 62 |J?.3.5 ATTRIBUTE 68 I Z.4
SEQUENTIELLE ANWEISUNGEN 70 14.4.1 IF-VERZWEIGUNGEN 70 [44.2
CASE-VERZWEIGUNGEN 74 JI;4.3 SCHLEIFEN 77 IS.4.4 WEITERE SEQUENTIELLE
ANWEISUNGEN 81 1.5 NEBENLAEUFIGE ANWEISUNGEN 83 FC.5.1 UNBEDINGTE
NEBENLAEUFIGE ANWEISUNGEN 83 1.5.2 BEDINGTE NEBENLAEUFIGE ANWEISUNGEN 84
XII ^_- INHALTSVERZEICHNIS 'S» 2.6 UNTERPROGRAMME UND PACKAGES. * 86 2.7
AUFLOESUNGSFUNKTIONEN, MEHRWERTIGE LOGIK UND IEEE-DATENTYPEN 91 2.7.1
AUFLOESUNGSFUNKTIONEN UND MEHRWERTIGE LOGIK 91 2.7.2 DIE IEEE
1164-DATENTYPEN 96 2.8 WEITERE KONSTRUKTIONEN FUER STRUKTURBESCHREIBUNGEN
102 2.8.1 PARAMETRISIERUNG VON KOMPONENTEN 102 2.8.2 ITERATIVE UND
BEDINGTE INSTANZIERUNG 105 2.8.3 BINDUNG VON KOMPONENTEN 106 2.9 WEITERE
VHDL-KONSTRUKTIONEN 112 2.10 ZUSAMMENFASSUNG ZU KAPITEL 2 114 2.11
UEBUNGSAUFGABEN 117 3 DIGITALE INTEGRIERTE SCHALTUNGEN 119 3.1 AUSWAHL
VON IMPLEMENTIERUNGSFORMEN FUER INTEGRIERTE SCHALTUNGEN 119 3.2
GRUNDLAGEN DER CMOS-SCHALTUNGSTECHNIK 126 3.2.1 DER
MOS-FELDEFFEKTTRANSISTOR 127 3.2.2 DER CMOS-INVERTER 138 3.2.3
STATISCHES VERHALTEN DES CMOS-INVERTERS 139 3.2.4 DYNAMISCHES VERHALTEN
DES CMOS-INVERTERS 143 3.2.5 LEISTUNGS- UND ENERGIEAUFNAHME VON
CMOS-SCHALTUNGEN 150 3.3 KOMBINATORISCHE CMOS-SCHALTUNGEN 156 3.3.1
KOMPLEMENTAERE STATISCHE CMOS LOGIKGATTER 156 3.3.2 PASS-TRANSISTOR-LOGIK
UND TRANSMISSION-GATE-LOGIK 160 3.3.3 TRI-STATE-TREIBER 164 3.4
SEQUENTIELLE CMOS-SCHALTUNGEN 165 3.4.1 DAS BISTABILITAETS-PRINZIP 166
3.4.2 TAKTZUSTANDSGESTEUERTE LATCHES 167 3.4.3 TAKTFLANKENGESTEUERTE
FLIPFLOPS 168 3.4.4 METASTABILITAET UND SYNCHRONISATION 170 3.5 MOS
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HALBLEITERSPEICHERN 176 3.5.2 MATRIXSPEICHER-ARCHITEKTUREN 180 3.5.3
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SPEICHERZELLEN 187 3.5.6 FLASH SPEICHERZELLEN 189 3.6
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SRAM-ZELLEN 193 INHALTSVERZEICHNIS XIII 3.6.2 PROGRAMMIERUNG MIT
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MIT PROMS 199 3.7.2 SPLDS: PLA- UND PAL-STRUKTUREN 202 3.7.3 CPLDS 205
3.8 FPGA-ARCHITEKTUREN 208 3.8.1 MULTIPLEXER-BASISZELLEN 209 3.8.2
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220 *. 3.8.5 ENTWICKLUNGSTRENDS BEI FPGAS 221 3.9 ZUSAMMENFASSUNG ZU
KAPITEL 3 224 9.10 UEBUNGSAUFGABEN 227 \ 4 VON DER
REGISTER-TRANSFER-EBENE ZUR GATTEREBENE 229 L EINFUEHRUNG IN DIE
LOGIKSYNTHESE 229 I. 1.1 UEBERSETZUNG UND INFERENZ DES VHDL-CODES 230
1.1.2 SCHALTWERKSSYNTHESE 233 J.1.3 ZEITLICHE RANDBEDINGUNGEN FUER DIE
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SRAM-FPGAS 255 1.10 EINFLUSS DER OPTIMIERUNGSVORGABEN AUF DAS
SYNTHESEERGEBNIS 258 EIN 4-BIT-MIKROPROZESSOR ALS BEISPIEL 261 K3
SCHALTWERKE UND ZAEHLER 264 3.1 STEUERWERK DES BEISPIEL-PROZESSORS 264
3.2 EINFLUSS DER ZUSTANDSCODIERUNG AUF DAS SYNTHESEERGEBNIS 268 3.3 DAS
PROBLEM DER UNBENUTZTEN ZUSTAENDE 270 3.4 VERWENDUNG VON SIGNALEN UND
VARIABLEN IN GETAKTETEN UND KOMBINATORISCHEN PROZESSEN 275 3.5
BESCHREIBUNG VON ZAEHLERN IN VHDL 281 3.6 IMPLEMENTIERUNG VON ZAEHLERN IN
FPGAS 285 ARITHMETISCHE EINHEITEN 289 1.1 ALU DES BEISPIEL-PROZESSORS
289 12 IMPLEMENTIERUNG VON ADDIERERN IN FPGAS 292 XTV ^
INHALTSVERZEICHNIS 4.4.3 IMPLEMENTIERUNG VON SUBTRAHIERERN IN FPGAS 296
4.4.4 IMPLEMENTIERUNG VON MULTIPLIZIE^ERN IN FPGAS 300 4.4.5
RESSOURCENBEDARF VON LOGISCHEN, RELATIONALEN UND ARITHMETISCHEN
OPERATOREN 304 4.4.6 MEHRFACHNUTZUNG VON ARITHMETISCHEN RESSOURCEN 305
4.4.7 DARSTELLUNG VORZEICHENBEHAFTETER UND VORZEICHENLOSER ZAHLEN 307
4.5 INTEGRATION VON MATRIXSPEICHERN: RAM UND ROM 311 4.5.1
PROGRAMMSPEICHER DES BEISPIEL-PROZESSORS 312 4.5.2 VERWENDUNG VON
SYNCHRONEN ,31OCK RAM"-SPEICHERN 315 4.5.3 DATENSPEICHER DES
BEISPIEL-PROZESSORS 319 4.5.4 VERGLEICH VON *DISTRIBUTED RAM" UND *BLOCK
RAM" 322 4.5.5 INSTANZIERUNG VON MAKROS UND VERWENDUNG VON
MAKRO-GENERATOREN 323 4.6 ON-CHIP-BUSSE UND I/O-SCHNITTSTELLEN 326 4.6.1
DATENBUS DES BEISPIEL-PROZESSORS 327 4.6.2 MULTIPLEXER- UND LOGIK-BUSSE
329 4.6.3 TRISTATE-BUSSE 332 4.6.4 VERGLEICH VON TRISTATE-BUS UND
LOGIK-BUS 336 4.6.5 PARALLELER PORT DES BEISPIEL-PROZESSORS 337 4.7
HAEUFIG BEGANGENE FEHLER UND WEITERE ASPEKTE DES RTL-ENTWURFS 340 4.7.1
HAEUFIGE FEHLER IN GETAKTETEN PROZESSEN (FLIPFLOPS) 341 4.7.2 HAEUFIGE
FEHLER IN KOMBINATORISCHEN PROZESSEN (SCHALTNETZE) 344 4.7.3 OPTIMIERUNG
DER SCHALTUNG 345 4.7.4 PARTITIONIERUNG DES ENTWURFS 350 4.8
ZUSAMMENFASSUNG ZU KAPITEL 4 352 4.9 UEBUNGSAUFGABEN 355 5 VON DER
GATTEREBENE ZUR PHYSIKALISCHEN REALISIERUNG 359 5.1 ENTWURFSABLAUF FUER
FPGAS 359 5.2 PHYSIKALISCHER ENTWURF VON FPGAS 363 5.2.1 ERSTELLEN DES
FLOORPLANS 363 5.2.2 PLATZIERUNG DER KOMPONENTEN IM FPGA 366 5.2.3
VERDRAHTUNG DER KOMPONENTEN IM FPGA 370 5.2.4 PLATZIERUNG UND
VERDRAHTUNG DES BEISPIEL-PROZESSORS 375 5.3 EINFLUSFC DER VERDRAHTUNG
AUF DAS ZEITVERHALTEN 376 5.3.1 ELEKTRISCHE PARAMETER DER VERDRAHTUNG
377 5.3.2 MODELLIERUNG DER VERZOEGERUNGSZEITEN DURCH DAS ELMORE-MODELL
379 5.3.3 INDUKTIVE UND KAPAZITIVE LEITUNGSEFFEKTE 383 5.3.4 VERDRAHTUNG
UND ZEITVERHALTEN IM FPGA 386 5.3.5 LOGIKSYNTHESE UND PHYSIKALISCHER
ENTWURF 393 ILTSVERZEICHNIS XV SYNCHRONER ENTWURF UND TAKTVERTEILUNG 395
SYNCRFRONE UND ASYNCHRONE DIGITALE SYSTEME 396 FLANKENGESTEUERTE UND
PEGELGESTEUERTE SCHALTUNGEN 401 URSACHEN UND AUSWIRKUNGEN VON
TAKTVERSATZ UND JITTER 403 TAKTVERTEILUNG IN FPGAS 410 SYNCHRONE
ENTWURFSTECHNIKEN 418 SIMULATION DES ZEITVERHALTENS MIT VHDL 425
MODELLIERUNG DER SCHALTUNG MIT VITAL-KOMPONENTEN 425 AUSTAUSCH VON
TIMING-DATEN MIT SDF 433 SIMULATION DES ZEITVERHALTENS MIT EINEM
VHDL-SIMULATOR 436 BESTIMMUNG DER CHIPTEMPERATUR 440 ZUSAMMENFASSUNG ZU
KAPITEL 5 441 UEBUNGSAUFGABEN 444 MODELLIERUNG VON DIGITALEN SCHALTUNGEN
MIT SYSTEMC 447 MODELLIERUNG AUF REGISTER-TRANSFER-EBENE MIT SYSTEMC 448
MODULE 448 VERHALTENSBESCHREIBUNGEN AUF REGISTER-TRANSFER-EBENE 451
STRUKTURBESCHREIBUNGEN 455 TESTBENCHES 458 SIMULATION 461
HARDWAREORIENTIERTE SYSTEMC-DATENTYPEN 465 LOGIK-DATENTYPEN 465
INTEGER-DATENTYPEN 468 FIXPUNKT-DATENTYPEN 469 MODELLIERUNG AUF
ALGORITHMISCHER EBENE MIT SYSTEMC 472 VERHALTENSBESCHREIBUNGEN AUF
ALGORITHMISCHER EBENE 473 VON DER ALGORITHMISCHEN EBENE ZUR
REGISTER-TRANSFER-EBENE 481 ZUSAMMENFASSUNG ZU KAPITEL 6 490 ANHANG 491
VERWENDETE SCHALTZEICHEN, ABKUERZUNGEN UND FORMELZEICHEN 491
SCHALTZEICHEN 491 ABKUERZUNGEN 493 FORMELZEICHEN 496 VHDL-SYNTAX 498
VHDL-STRUKTURBESCHREIBUNG DES BEISPIEL-PROZESSORS 506 XVI ^
INHALTSVERZEICHNIS A.4 LOESUNGEN DER UEBUNGSAUFGABEN 509 A.4.1
UEBUNGSAUFGABEN AUS KAPITEL 2 . .* 509 A.4.2 UEBUNGSAUFGABEN AUS KAPITEL 3
512 A.4.3 UEBUNGSAUFGABEN AUS KAPITEL 4 515 A.4.4 UEBUNGSAUFGABEN AUS
KAPITEL 5 525 LITERATURVERZEICHNIS 529 INDEX 537 |
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