Integrierte Architektur für das Testen und Debuggen von System-on-Chips:
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Abschlussarbeit Buch |
| Sprache: | German |
| Veröffentlicht: |
Herzogenrath
Shaker
2006
|
| Ausgabe: | 1. Aufl. |
| Schriftenreihe: | Berichte aus der Elektrotechnik
|
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | 133 S. Ill. 210 mm x 148 mm, 224 gr. |
| ISBN: | 3832247505 |
Internformat
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|---|---|
| adam_text | BERICHTE AUS DER ELEKTROTECHNIK RALF LUDEWIG INTEGRIERTE ARCHITEKTUR FUER
DAS TESTEN UND DEBUGGEN VON SYSTEM-ON-CHIPS D 17 (DISS. TU DARMSTADT)
SHAKER VERLAG AACHEN 2006 INHALTSVERZEICHNIS 1 EINLEITUNG 1 1.1
MOTIVATION 1 1.2 AUFGABENSTELLUNG UND ZIELE 3 1.3 GLIEDERUNG DER ARBEIT
4 2 TESTEN VON DIGITALEN SCHALTUNGEN 7 2.1 GRUNDLAGEN 8 2.1.1 EINFUEHRUNG
8 2.1.2 FEHLERMODELLE 9 2.1.3 FEHLERDETEKTION 13 2.1.4 ENTWURF FUER GUTE
TESTBARKEIT 16 2.2 EINGEBETTETER SELBSTTEST 19 2.2.1
TESTMUSTERGENERIERUNG 20 2.2.2 ANALYSE DER AUSGABE 23 2.2.3
ARCHITEKTUREN FUER DEN EINGEBETTETEN SELBSTTEST 25 2.3 IEEESTANDARD
1149.1 33 2.3.1 PRINZIPIELLE FUNKTIONSWEISE 33 2.3.2 ANWENDUNG DES
BOUNDARY SCAN 34 2.3.3 BOUNDARY SCAN-ZELLEN 36 2.3.4 ARCHITEKTUR 37
2.3.5 TESTKOMMANDOS 40 2.4 IEEEP1500 42 2.4.1 SKALIERBARE ARCHITEKTUR
FUER DAS TESTEN VON SOCS 42 -I- 11 INHALTSVERZEICHNIS 2.4.2 P1500WRAPPER
BOUNDARY REGISTER 43 2.4.3 SERIELLE KONTROLLSCHNITTSTELLE 46 2.4.4
EINHUELLEN DES CORES IN EINEN WRAPPER NACH P1500 47 3 DEBUGGEN VON
INTEGRIERTEN SYSTEMEN 49 3.1 GRUNDLAGEN 49 3.2 HARDWAREBASIERTES
DEBUGGEN 50 3.3 DEBUGGEN VON MIKROKONTROLLERN 51 3.3.1 DIE ARM7TDMI
DEBUG-ARCHITEKTUR 52 3.3.2 IEEE-ISTO 5001 54 3.4 DEBUGGEN VON
REKONFIGURIERBARER HARDWARE 57 3.4.1 ALTERA SIGNALTAP II 59 3.4.2 XILINX
CHIPSCOPE PRO 60 3.4.3 SYNPLICITY IDENTIFY 62 3.5 ASIC DEBUGGING 62
3.5.1 FIRST SILICON SOLUTIONS MULTI-CORE EMBEDDED DEBUG 65 4 INTEGRIERTE
ARCHITEKTUR ZUM TESTEN UND DEBUGGEN 67 4.1 MOTIVATION 67 4.2
ENTWURFSZIELE 68 4.3 ARCHITEKTURENTWURF 69 4.3.1 UEBERSICHT 69 4.3.2
TESTMUSTERGENERATOR 70 4.3.3 SIGNATURANALYSATOR 71 4.3.4 WATCHDOG 72
4.3.5 BUSANALYSATOR 73 4.3.6 KONTROLLER 73 4.3.7 SPEICHER 79 4.3.8
SERIELLE SCHNITTSTELLE 80 4.3.9 TAKTSTEUERUNG 81 4.4 ANSCHLUSS VON
INTERNEN REGISTERN AN DEN BUSANALYSATOR 82 INHALTSVERZEICHNIS HI 4.5
MOEGLICHE VARIATIONEN DER INTEGRIERTEN EINHEIT 84 5 HIERARCHISCHE
ERWEITERUNG FUER NETWORK-ON-CHIP-INTEGRATION 87 5.1 MEHRERE SCAN-REGISTER
PRO MODUL 87 5.2 INTEGRATION DER TEST- UND DEBUG-EINHEIT IN SOCS 89
5.2.1 BUS-BASIERTE SOC-TOPOLOGIEN 89 5.2.2 NETWORK-ON-CHIP-BASIERTE
SOC-TOPOLOGIEN 92 5.2.3 DEBUG-MASTER-EINHEIT 95 5.3 TESTEN VON
VERBINDUNGSLEITUNGEN 96 6 HARDWAREBASIERTE AKTIVITAETSANALYSE 99 6.1
UEBERSICHT 99 6.2 MODELLE FUER DIE LEISTUNGSABSCHAETZUNG 100 6.2.1
LEISTUNGSABSCHAETZUNG FUER PROZESSIERENDE ELEMENTE 100 6.2.2
LEISTUNGSABSCHAETZUNG FUER BUSSE 101 6.3 AKTIVITAETSABSCHAETZUNG 102 6.3.1
MODELL FUER GAUSSVERTEILTE SIGNALAKTIVITAET 103 6.3.2 MODELL FUER BELIEBIGE
SIGNALAKTIVITAET 104 6.4 HARDWAREMESSMODUL 106 6.4.1 MESSUNG DER
TRANSITIONSAKTIVITAET 106 6.4.2 MESSUNG DER AEQUIVALENTEN RAEUMLICHEN
TRANSITIONSAKTIVITAET 106 6.4.3 ABSCHAETZUNG DER HARDWAREKOSTEN 109 6.4.4
VERWENDUNG DER TEST-UND DEBUG-EINHEIT 109 7 SYNTHESEERGEBNISSE UND
APPLIKATIONSBEISPIELE 111 7.1 SYNTHESEERGEBNISSE 111 7.1.1 SYNTHESE DER
TEST-UND DEBUG-EINHEIT 112 7.1.2 SYNTHESE DES AKTIVITAETSZAEHLERS 114 7.2
APPLIKATIONSBEISPIELE 115 7.2.1 ANWENDUNGSBEISPIEL FUER DIE TEST-UND
DEBUG-EINHEIT 115 7.2.2 ANWENDUNGSBEISPIEL FUER DEN AKTIVITAETSZAEHLER 119
7.3 BEWERTUNG DER ERGEBNISSE 121 IV INHALTSVERZEICHNIS 7.3.1 TEST-UND
DEBUG-EINHEIT 121 7.3.2 AKTIVITAETSZAEHLER 121 8 ZUSAMMENFASSUNG UND
AUSBLICK 123 8.1 ZUSAMMENFASSUNG DER ARBEIT 123 8.2 AUSBLICK 124
|
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BERICHTE AUS DER ELEKTROTECHNIK RALF LUDEWIG INTEGRIERTE ARCHITEKTUR FUER
DAS TESTEN UND DEBUGGEN VON SYSTEM-ON-CHIPS D 17 (DISS. TU DARMSTADT)
SHAKER VERLAG AACHEN 2006 INHALTSVERZEICHNIS 1 EINLEITUNG 1 1.1
MOTIVATION 1 1.2 AUFGABENSTELLUNG UND ZIELE 3 1.3 GLIEDERUNG DER ARBEIT
4 2 TESTEN VON DIGITALEN SCHALTUNGEN 7 2.1 GRUNDLAGEN 8 2.1.1 EINFUEHRUNG
8 2.1.2 FEHLERMODELLE 9 2.1.3 FEHLERDETEKTION 13 2.1.4 ENTWURF FUER GUTE
TESTBARKEIT 16 2.2 EINGEBETTETER SELBSTTEST 19 2.2.1
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INTEGRIERTEN SYSTEMEN 49 3.1 GRUNDLAGEN 49 3.2 HARDWAREBASIERTES
DEBUGGEN 50 3.3 DEBUGGEN VON MIKROKONTROLLERN 51 3.3.1 DIE ARM7TDMI
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REKONFIGURIERBARER HARDWARE 57 3.4.1 ALTERA SIGNALTAP II 59 3.4.2 XILINX
CHIPSCOPE PRO 60 3.4.3 SYNPLICITY IDENTIFY 62 3.5 ASIC DEBUGGING 62
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ARCHITEKTUR ZUM TESTEN UND DEBUGGEN 67 4.1 MOTIVATION 67 4.2
ENTWURFSZIELE 68 4.3 ARCHITEKTURENTWURF 69 4.3.1 UEBERSICHT 69 4.3.2
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INTERNEN REGISTERN AN DEN BUSANALYSATOR 82 INHALTSVERZEICHNIS HI 4.5
MOEGLICHE VARIATIONEN DER INTEGRIERTEN EINHEIT 84 5 HIERARCHISCHE
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PRO MODUL 87 5.2 INTEGRATION DER TEST- UND DEBUG-EINHEIT IN SOCS 89
5.2.1 BUS-BASIERTE SOC-TOPOLOGIEN 89 5.2.2 NETWORK-ON-CHIP-BASIERTE
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7.3 BEWERTUNG DER ERGEBNISSE 121 IV INHALTSVERZEICHNIS 7.3.1 TEST-UND
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| spelling | Ludewig, Ralf Verfasser aut Integrierte Architektur für das Testen und Debuggen von System-on-Chips Ralf Ludewig 1. Aufl. Herzogenrath Shaker 2006 133 S. Ill. 210 mm x 148 mm, 224 gr. txt rdacontent n rdamedia nc rdacarrier Berichte aus der Elektrotechnik Technische Universität Darmstadt, Diss., 2005 Entwurfsautomation (DE-588)4312536-0 gnd rswk-swf Built-in self test (DE-588)4516486-1 gnd rswk-swf Debugging (DE-588)4148954-8 gnd rswk-swf System-on-Chip (DE-588)4740357-3 gnd rswk-swf Wiederverwendung (DE-588)4240291-8 gnd rswk-swf Testmustergenerator (DE-588)4210166-9 gnd rswk-swf (DE-588)4113937-9 Hochschulschrift gnd-content Entwurfsautomation (DE-588)4312536-0 s System-on-Chip (DE-588)4740357-3 s Debugging (DE-588)4148954-8 s Built-in self test (DE-588)4516486-1 s Testmustergenerator (DE-588)4210166-9 s Wiederverwendung (DE-588)4240291-8 s DE-604 HEBIS Datenaustausch Darmstadt application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=014632870&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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