Verfügbarkeit: Mikroprozessortechnik

Mikroprozessortechnik: Grundlagen, Architekturen und Programmierung von Mikroprozessoren, Mikrocontrollern und Signalprozessoren ; mit 59 Tabellen

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Bibliographische Detailangaben
1. Verfasser:	Wüst, Klaus (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	Wiesbaden Vieweg 2006
Ausgabe:	2., aktualisierte und erw. Aufl.
Schriftenreihe:	Studium Technik
Schlagworte:	Mikroprozessor Lehrbuch
Online-Zugang:	Inhaltstext Inhaltsverzeichnis
Beschreibung:	Literaturverzeichnis Seite 285 - 287 Auch als Internetausgabe
Beschreibung:	XI, 294 S. graph. Darst.
ISBN:	3834800465 9783834800466

Internformat

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adam_text	KLAUS WUEST MIKROPROZESSOR- TECHNIK GRUNDLAGEN, ARCHITEKTUREN UND PROGRAMMIERUNG VON MIKROPROZESSOREN, MIKROCONTROLLERN UND SIGNALPROZESSOREN 2., AKTUALISIERTE UND ERWEITERTE AUFLAGE MIT 190 ABBILDUNGEN UND 59 TABELLEN STUDIUM TECHNIK VIEWEG INHALTSVERZEICHNIS VII 1 EINFUEHRUNG 1 1.1 GESCHICHTLICHE ENTWICKLUNG DER MIKROPROZESSORTECHNIK 1 1.2 STAND UND ENTWICKLUNGSTEMPO DER MIKROPROZESSORTECHNIK 3 1.3 GRUNDBESTANDTEILE EINES MIKRORECHNERSYSTEMS 4 1.4 AUFGABEN UND TESTFRAGEN 6 2 INFORMATIONSEINHEITEN UND INFORMATIONSDARSTELLUNG 7 2.1 BITS, TETRADEN, BYTES UND WORTE 7 2.2 DIE INTERPRETATION VON BITMUSTERN 8 2.3 ZAHLENSYSTEME 9 2.4 DIE BINAERE DARSTELLUNG VON ZAHLEN 10 2.4.1 VORZEICHENLOSE GANZE ZAHLEN 11 2.4.2 VORZEICHENBEHAFTETE GANZE ZAHLEN (ZWEIERKOMPLEMENT-DARSTELLUNG) . . 11 2.4.3 FESTKOMMAZAHLEN 14 2.4.4 GLEITKOMMAZAHLEN 15 2.5 AUFGABEN UND TESTFRAGEN 18 3 HALBLEITERBAUELEMENTE 19 3.1 DISKRETE HALBLEITERBAUELEMENTE 19 3.1.1 DOTIERTE HALBLEITER 19 3.1.2 PN-UEBERGANG IN EINER DIODE 19 3.1.3 BIPOLARE TRANSISTOREN 20 3.1.4 FELDEFFEKTTRANSISTOREN 24 3.2 INTEGRIERTE SCHALTKREISE (INTEGRATED CIRCUITS) 25 3.2.1 ALLGEMEINES 25 3.2.2 SCHALTKREISFAMILIEN 27 3.2.3 TTL-BAUSTEINE 28 3.2.4 CMOS-BAUSTEINE 29 3.2.5 WEITERE SCHALTKREISFAMILIEN 31 3.2.6 LOGISCHE VERKNUEPFUNGEN UND LOGISCHE SCHALTGLIEDER 32 3.3 AUFGABEN UND TESTFRAGEN 34 4 SPEICHERBAUSTEINE 35 4.1 ALLGEMEINE EIGENSCHAFTEN 35 4.2 READ ONLY MEMORY (ROM) 38 4.2.1 MASKEN-ROM (MROM) 38 VIII INHALTSVERZEICHNIS 4.2.2 PROGRAMMABLE ROM (PROM) 39 4.2.3 ERASABLE PROM (EPROM) 40 4.2.4 EEPROM UND FLASH-SPEICHER 41 4.3 RANDOM ACCESS MEMORY (RAM) 42 4.3.1 STATISCHES RAM (SRAM) 42 4.3.2 DYNAMISCHES RAM (DRAM) 44 4.4 MAGNETORESISTIVES RAM UND FERROELEKTRISCHES RAM 54 4.5 AUFGABEN UND TESTFRAGEN 56 EIN- UND AUSGABE 58 5.1 ALLGEMEINES 58 5.2 EINGABESCHALTUNG, AUSGABESCHALTUNG 58 5.3 EIN-/AUSGABE-STEUERUNG VON BAUSTEINEN UND GERAETEN 60 5.3.1 AUFBAU VON BAUSTEINEN UND GERAETEN MIT EIN-/AUSGABE-STEUERUNG . . 60 5.3.2 FALLBEISPIEL: DER PROGRAMMIERBARE EIN-/AUSGABEBAUSTEIN 8255 . . . . 61 5.4 AUFGABEN UND TESTFRAGEN 63 SYSTEMBUS UND ADRESSVERWALTUNG 64 6.1 BUSAUFBAU 64 6.1.1 WARUM EIN BUS? 64 6.1.2 OPEN-COLLECTOR-AUSGAENGE 65 6.1.3 TRISTATE-AUSGAENGE 66 6.1.4 BUSTREIBER 68 6.1.5 SYNCHRONE UND ASYNCHRONE BUSSE 69 6.1.6 BUSDESIGN 70 6.1.7 BUSVERGABE BEI MEHREREN BUSMASTERN 71 6.2 BUSANSCHLUSS UND ADRESSVERWALTUNG 72 6.2.1 ALLGEMEINES 72 6.2.2 ADRESSDEKODIERUNG 73 6.3 AUSRICHTUNG 77 6.4 BIG-ENDIAN- UND LITTLE-ENDIAN-BYTEORDNUNG 79 6.5 SPEICHERBEZOGENE UND ISOLIERTE E/A-ADRESSIERUNG 80 6.6 AUFGABEN UND TESTFRAGEN 81 EINFACHE MIKROPROZESSOREN 83 7.1 DIE AUSFUEHRUNG DES MASCHINENCODES 83 7.2 INTERNER AUFBAU EINES MIKROPROZESSORS 85 7.2.1 REGISTERSATZ 85 7.2.2 STEUERWERK 87 7.2.3 OPERATIONSWERK (RECHENWERK) 89 7.2.4 ADRESSWERK 91 7.2.5 SYSTEMBUS-SCHNITTSTELLE 95 7.3 CISC-ARCHITEKTUR UND MIKROPROGRAMMIERUNG 96 7.4 RISC-ARCHITEKTUR 97 7.5 PROGRAMMIERUNG VON MIKROPROZESSOREN 99 7.5.1 MASCHINENBEFEHLSSATZ 99 7.5.2 MASCHINENCODE UND MASCHINENPROGRAMME 101 INHALTSVERZEICHNIS 7.6 7.7 7.8 7.5.3 ASSEMI 7.5.4 HARDW, RESET UND BO ERGAENZUNG: HI 7.7.1 TAKTGE 7.7.2 EINSCH. AUFGABEN UND 8 BESONDERE BETRIE 8.1 INTERRUPTS (UN 8.1.1 DASPN 8.1.2 DAS INT 8.1.3 INTERRU] 8.1.4 AUFSCHE 8.1.5 VEKTORI: 8.2 AUSNAHMEN (E 8.3 DIRECT MEMORY 8.4 AUFGABEN UND 9 BEISPIELARCHITEKTU 9.1 DIE CPU08 VOR 9.1.1 UEBERSIEL 9.1.2 9.1.3 9.1.4 9.1.5 9.1.6 9.1.7 9.1.8 9.2 DER REG DER ADI DIE ADR DER BEFI UNTERPN RESET UR CODEBEI: DIE MSP430CP 9.2.1 UEBERSIEB DER REGI DER ADR DIE ADRC DER BEFE RESET UN UNTERSTUE CODEBEIS 9.2.2 9.2.3 9.2.4 9.2.5 9.2.6 9.2.7 9.2.8 9.3 KURZER ARCHITEK 9.4 AUFGABEN UND T 10 SPEICHERVERWALTUNJ 10.1 VIRTUELLER SPEICH 10.2 SPEICHERSEGMENT 10.3 CACHING .... 10.3.1 WARUM C 10.3.2 STRUKTURE INHALTSVERZEICHNIS IX 7.5.3 ASSEMBLERSPRACHE UND COMPILER 102 7.5.4 HARDWARE-SOFTWARE-SCHNITTSTELLE (INSTRUCTION SET ARCHITECTURE) .... 103 7.6 RESET UND BOOT-VORGANG 104 7.7 ERGAENZUNG: HILFSSCHALTUNGEN 104 7.7.1 TAKTGENERATOR 105 7.7.2 EINSCHALTVERZOEGERUNG 105 7.8 AUFGABEN UND TESTFRAGEN 105 8 BESONDERE BETRIEBSARTEN 107 8.1 INTERRUPTS (UNTERBRECHUNGEN) 107 8.1.1 DAS PROBLEM DER ASYNCHRONEN SERVICE-ANFORDERUNGEN 107 8.1.2 DAS INTERRUPTKONZEPT 108 8.1.3 INTERRUPT-BEHANDLUNGSROUTINEN 108 8.1.4 AUFSCHALTUNG UND PRIORISIERUNG VON INTERRUPTS 109 8.1.5 VEKTORISIERUNG UND MASKIERUNG VON INTERRUPTS, INTERRUPT-CONTROLLER . 110 8.2 AUSNAHMEN (EXCEPTIONS) 112 8.3 DIRECT MEMORY ACCESS (DMA) 112 8.4 AUFGABEN UND TESTFRAGEN 114 9 BEISPIELARCHITEKTUREN 115 9.1 DIE CPU08 VON FREESCALE 115 9.1.1 UEBERSICHT 116 9.1.2 DER REGISTERSATZ 117 9.1.3 DER ADRESSRAUM 119 9.1.4 DIE ADRESSIERUNGSARTEN 119 9.1.5 DER BEFEHLSSATZ 123 9.1.6 UNTERPROGRAMME 125 9.1.7 RESET UND INTERRUPTS 126 9.1.8 CODEBEISPIELE 129 9.2 DIE MSP430CPU VON TEXAS INSTRUMENTS 137 9.2.1 UEBERSICHT 137 9.2.2 DER REGISTERSATZ 138 9.2.3 DER ADRESSRAUM 139 9.2.4 DIE ADRESSIERUNGSARTEN 140 9.2.5 DER BEFEHLSSATZ 141 9.2.6 RESET UND INTERRUPTS 143 9.2.7 UNTERSTUETZUNG FUER DIE ALU: DER HARDWARE-MULTIPLIZIERER 146 9.2.8 CODEBEISPIELE 147 9.3 KURZER ARCHITEKTURVERGLEICH CPU08 - MSP430CPU 151 9.4 AUFGABEN UND TESTFRAGEN 153 10 SPEICHERVERWALTUNG 155 10.1 VIRTUELLER SPEICHER UND PAGING 155 10.2 SPEICHERSEGMENTIERUNG 159 10.3 CACHING 162 10.3.1 WARUM CACHES? 162 10.3.2 STRUKTUREN UND ORGANISATIONSFORMEN VON CACHES 165 X INHALTSVERZEICHNIS INHALTSVERZEICHNIS 10.3.3 ERSETZUNGSSTRATEGIEN 169 10.3.4 AKTUALISIERUNGSSTRATEGIEN 169 10.4 FALLSTUDIE: INTEL PENTIUM 4 (IA-32-ARCHITEKTUR) 171 10.4.1 PRIVILEGIERUNGSSTUFEN 171 10.4.2 SPEICHERSEGMENTIERUNG, SELEKTOREN UND DESKRIPTOREN 173 10.4.3 PAGING 177 10.4.4 KONTROLLE VON E/A-ZUGRIFFEN 179 10.4.5 CACHES 179 10.4.6 DER AUFBAU DES MASCHINENCODES 180 10.5 AUFGABEN UND TESTFRAGEN 183 11 SKALARE UND SUPERSKALARE ARCHITEKTUREN 185 11.1 SKALARE ARCHITEKTUREN UND BEFEHLS-PIPELINING 185 11.2 SUPERSKALARE ARCHITEKTUREN 191 11.2.1 MEHRFACHE PARALLELE HARDWAREEINHEITEN 191 11.2.2 AUSFUEHRUNG IN GEAENDERTER REIHENFOLGE 194 11.2.3 REGISTER-UMBENENNUNG 195 11.2.4 PIPELINE-LAENGE, SPEKULATIVE AUSFUEHRUNG 197 11.2.5 VLIW-PROZESSOREN 198 11.2.6 DOPPELKERN-PROZESSOREN 198 11.3 FALLBEISPIEL: INTEL PENTIUM UND CORE ARCHITEKTUR 200 11.3.1 DIE ENTWICKLUNG BIS ZU PENTIUM III UND ATHLON 200 11.3.2 PENTIUM 4 202 11.3.3 DIE 64-BIT-ERWEITERUNG 204 11.3.4 CORE-ARCHITEKTUR 205 11.4 FALLBEISPIEL: IA-64 UND ITANIUM-PROZESSOR 207 11.5 AUFGABEN UND TESTFRAGEN 212 12 SINGLE INSTRUCTION MULTIPLE DATA (SIMD) 213 12.1 GRUNDLAGEN 213 12.2 FALLBEISPIEL: SIMD BEI INTELS IA-32-ARCHITEKTUR 214 12.2.1 DIE MMX-EINHEIT 215 12.2.2 DIE SSE-, SSE2-, SSE3-BEFEHLE UND DIGITAL MEDIA BOOST (SSE4) ... 218 12.3 AUFGABEN UND TESTFRAGEN 220 13 MIKROCONTROLLER 222 13.1 ALLGEMEINES 222 13.2 TYPISCHE BAUGRUPPEN VON MIKROCONTROLLERN 223 13.2.1 MIKROCONTROLLERKERN (CORE) 223 13.2.2 BUSSCHNITTSTELLE 224 13.2.3 PROGRAMMSPEICHER 224 13.2.4 DATENSPEICHER 225 13.2.5 EIN-/AUSGABESCHNITTSTELLEN (INPUT/OUTPUT-PORTS) 225 13.2.6 ZAEHLER/ZEITGEBER (COUNTER/TIMER) 226 13.2.7 ANALOGE SIGNALE 231 13.2.8 INTERRUPT-SYSTEM 233 13.2.9 KOMPONENTEN ZUR DATENUEBERTRAGUNG 234 13.2.10 BAUST 13.2.11 STROM; 13.3 SOFTWARENTWIC 13.3.1 DAS EI 13.3.2 EINSCH 13.3.3 PROGRA 13.3.4 INTEGRII 13.4 FALLBEISPIEL: IR 13.4.1 KERN . 13.4.2 SPEICHE 13.4.3 KOMNN 13.4.4 ZEITGEB 13.4.5 INPUT/( 13.4.6 INTERRU] 13.4.7 OSZILLAT 13.4.8 XC167C 13.5 AUFGABEN UND 14 DIGITALE SIGNALPRO 14.1 DIGITALE SIGNAH 14.2 ARCHITEKTURMER 14.2.1 KERN . . 14.2.2 PERIPHEI 14.3 FALLBEISPIEL: DIE 14.3.1 KERN DE] 14.3.2 DSP-PEI 14.4 AUFGABEN UND 1 LOESUNGEN ZU DEN AUF] LITERATURVERZEICHNIS SACHWORTVERZEICHNIS INHALTSVERZEICHNIS XI 13.2.10 BAUSTEINE FUER DIE BETRIEBSSICHERHEIT 236 13.2.11 STROMSPAR-BETRIEBSARTEN 238 13.3 SOFTWARENTWICKLUNG 238 13.3.1 DAS EINSPIELEN DES PROGRAMMES AUF DAS ZIELSYSTEM 239 13.3.2 EINSCHUB: DIE JTAG-SCHNITTSTELLE 240 13.3.3 PROGRAMMTEST 243 13.3.4 INTEGRIERTE ENTWICKLUNGSUMGEBUNGEN 244 13.4 FALLBEISPIEL: INFINEON C167 246 13.4.1 KERN 247 13.4.2 SPEICHERORGANISATION UND BUSSCHNITTSTELLE 250 13.4.3 KOMMUNIKATIONSSCHNITTSTELLEN 251 13.4.4 ZEITGEBER/ZAEHLER-, CAPTURE/COMPARE- UND PWM-EINHEITEN 252 13.4.5 INPUT/OUTPUT-PORTS UND ANALOG-DIGITAL-WANDLER 255 13.4.6 INTERRUPTSYSTEM UND PEC 255 13.4.7 OSZILLATOR, ENERGIE-MANAGEMENT UND SICHERHEITSEINRICHTUNGEN 258 13.4.8 XC167CI 260 13.5 AUFGABEN UND TESTFRAGEN 260 14 DIGITALE SIGNALPROZESSOREN 262 14.1 DIGITALE SIGNALVERARBEITUNG 262 14.2 ARCHITEKTURMERKMALE 265 14.2.1 KERN 265 14.2.2 PERIPHERIE 268 14.3 FALLBEISPIEL: DIE MOTOROLA DSP56800-FAMILIE 268 14.3.1 KERN DER DSP56800 269 14.3.2 DSP-PERIPHERIE AM BEISPIEL DES DSP56F801 273 14.4 AUFGABEN UND TESTFRAGEN 274 LOESUNGEN ZU DEN AUFGABEN UND TESTFRAGEN 275 LITERATURVERZEICHNIS 285 SACHWORTVERZEICHNIS 288
adam_txt	KLAUS WUEST MIKROPROZESSOR- TECHNIK GRUNDLAGEN, ARCHITEKTUREN UND PROGRAMMIERUNG VON MIKROPROZESSOREN, MIKROCONTROLLERN UND SIGNALPROZESSOREN 2., AKTUALISIERTE UND ERWEITERTE AUFLAGE MIT 190 ABBILDUNGEN UND 59 TABELLEN STUDIUM TECHNIK VIEWEG INHALTSVERZEICHNIS VII 1 EINFUEHRUNG 1 1.1 GESCHICHTLICHE ENTWICKLUNG DER MIKROPROZESSORTECHNIK 1 1.2 STAND UND ENTWICKLUNGSTEMPO DER MIKROPROZESSORTECHNIK 3 1.3 GRUNDBESTANDTEILE EINES MIKRORECHNERSYSTEMS 4 1.4 AUFGABEN UND TESTFRAGEN 6 2 INFORMATIONSEINHEITEN UND INFORMATIONSDARSTELLUNG 7 2.1 BITS, TETRADEN, BYTES UND WORTE 7 2.2 DIE INTERPRETATION VON BITMUSTERN 8 2.3 ZAHLENSYSTEME 9 2.4 DIE BINAERE DARSTELLUNG VON ZAHLEN 10 2.4.1 VORZEICHENLOSE GANZE ZAHLEN 11 2.4.2 VORZEICHENBEHAFTETE GANZE ZAHLEN (ZWEIERKOMPLEMENT-DARSTELLUNG) . . 11 2.4.3 FESTKOMMAZAHLEN 14 2.4.4 GLEITKOMMAZAHLEN 15 2.5 AUFGABEN UND TESTFRAGEN 18 3 HALBLEITERBAUELEMENTE 19 3.1 DISKRETE HALBLEITERBAUELEMENTE 19 3.1.1 DOTIERTE HALBLEITER 19 3.1.2 PN-UEBERGANG IN EINER DIODE 19 3.1.3 BIPOLARE TRANSISTOREN 20 3.1.4 FELDEFFEKTTRANSISTOREN 24 3.2 INTEGRIERTE SCHALTKREISE (INTEGRATED CIRCUITS) 25 3.2.1 ALLGEMEINES 25 3.2.2 SCHALTKREISFAMILIEN 27 3.2.3 TTL-BAUSTEINE 28 3.2.4 CMOS-BAUSTEINE 29 3.2.5 WEITERE SCHALTKREISFAMILIEN 31 3.2.6 LOGISCHE VERKNUEPFUNGEN UND LOGISCHE SCHALTGLIEDER 32 3.3 AUFGABEN UND TESTFRAGEN 34 4 SPEICHERBAUSTEINE 35 4.1 ALLGEMEINE EIGENSCHAFTEN 35 4.2 READ ONLY MEMORY (ROM) 38 4.2.1 MASKEN-ROM (MROM) 38 VIII INHALTSVERZEICHNIS 4.2.2 PROGRAMMABLE ROM (PROM) 39 4.2.3 ERASABLE PROM (EPROM) 40 4.2.4 EEPROM UND FLASH-SPEICHER 41 4.3 RANDOM ACCESS MEMORY (RAM) 42 4.3.1 STATISCHES RAM (SRAM) 42 4.3.2 DYNAMISCHES RAM (DRAM) 44 4.4 MAGNETORESISTIVES RAM UND FERROELEKTRISCHES RAM 54 4.5 AUFGABEN UND TESTFRAGEN 56 EIN- UND AUSGABE 58 5.1 ALLGEMEINES 58 5.2 EINGABESCHALTUNG, AUSGABESCHALTUNG 58 5.3 EIN-/AUSGABE-STEUERUNG VON BAUSTEINEN UND GERAETEN 60 5.3.1 AUFBAU VON BAUSTEINEN UND GERAETEN MIT EIN-/AUSGABE-STEUERUNG . . 60 5.3.2 FALLBEISPIEL: DER PROGRAMMIERBARE EIN-/AUSGABEBAUSTEIN 8255 . . . . 61 5.4 AUFGABEN UND TESTFRAGEN 63 SYSTEMBUS UND ADRESSVERWALTUNG 64 6.1 BUSAUFBAU 64 6.1.1 WARUM EIN BUS? 64 6.1.2 OPEN-COLLECTOR-AUSGAENGE 65 6.1.3 TRISTATE-AUSGAENGE 66 6.1.4 BUSTREIBER 68 6.1.5 SYNCHRONE UND ASYNCHRONE BUSSE 69 6.1.6 BUSDESIGN 70 6.1.7 BUSVERGABE BEI MEHREREN BUSMASTERN 71 6.2 BUSANSCHLUSS UND ADRESSVERWALTUNG 72 6.2.1 ALLGEMEINES 72 6.2.2 ADRESSDEKODIERUNG 73 6.3 AUSRICHTUNG 77 6.4 BIG-ENDIAN- UND LITTLE-ENDIAN-BYTEORDNUNG 79 6.5 SPEICHERBEZOGENE UND ISOLIERTE E/A-ADRESSIERUNG 80 6.6 AUFGABEN UND TESTFRAGEN 81 EINFACHE MIKROPROZESSOREN 83 7.1 DIE AUSFUEHRUNG DES MASCHINENCODES 83 7.2 INTERNER AUFBAU EINES MIKROPROZESSORS 85 7.2.1 REGISTERSATZ 85 7.2.2 STEUERWERK 87 7.2.3 OPERATIONSWERK (RECHENWERK) 89 7.2.4 ADRESSWERK 91 7.2.5 SYSTEMBUS-SCHNITTSTELLE 95 7.3 CISC-ARCHITEKTUR UND MIKROPROGRAMMIERUNG 96 7.4 RISC-ARCHITEKTUR 97 7.5 PROGRAMMIERUNG VON MIKROPROZESSOREN 99 7.5.1 MASCHINENBEFEHLSSATZ 99 7.5.2 MASCHINENCODE UND MASCHINENPROGRAMME 101 INHALTSVERZEICHNIS 7.6 7.7 7.8 7.5.3 ASSEMI 7.5.4 HARDW, RESET UND BO ERGAENZUNG: HI 7.7.1 TAKTGE 7.7.2 EINSCH. AUFGABEN UND 8 BESONDERE BETRIE 8.1 INTERRUPTS (UN 8.1.1 DASPN 8.1.2 DAS INT 8.1.3 INTERRU] 8.1.4 AUFSCHE 8.1.5 VEKTORI: 8.2 AUSNAHMEN (E 8.3 DIRECT MEMORY 8.4 AUFGABEN UND 9 BEISPIELARCHITEKTU 9.1 DIE CPU08 VOR 9.1.1 UEBERSIEL 9.1.2 9.1.3 9.1.4 9.1.5 9.1.6 9.1.7 9.1.8 9.2 DER REG DER ADI DIE ADR DER BEFI UNTERPN RESET UR CODEBEI: DIE MSP430CP 9.2.1 UEBERSIEB DER REGI DER ADR DIE ADRC DER BEFE RESET UN UNTERSTUE CODEBEIS 9.2.2 9.2.3 9.2.4 9.2.5 9.2.6 9.2.7 9.2.8 9.3 KURZER ARCHITEK 9.4 AUFGABEN UND T 10 SPEICHERVERWALTUNJ 10.1 VIRTUELLER SPEICH 10.2 SPEICHERSEGMENT 10.3 CACHING . 10.3.1 WARUM C 10.3.2 STRUKTURE INHALTSVERZEICHNIS IX 7.5.3 ASSEMBLERSPRACHE UND COMPILER 102 7.5.4 HARDWARE-SOFTWARE-SCHNITTSTELLE (INSTRUCTION SET ARCHITECTURE) . 103 7.6 RESET UND BOOT-VORGANG 104 7.7 ERGAENZUNG: HILFSSCHALTUNGEN 104 7.7.1 TAKTGENERATOR 105 7.7.2 EINSCHALTVERZOEGERUNG 105 7.8 AUFGABEN UND TESTFRAGEN 105 8 BESONDERE BETRIEBSARTEN 107 8.1 INTERRUPTS (UNTERBRECHUNGEN) 107 8.1.1 DAS PROBLEM DER ASYNCHRONEN SERVICE-ANFORDERUNGEN 107 8.1.2 DAS INTERRUPTKONZEPT 108 8.1.3 INTERRUPT-BEHANDLUNGSROUTINEN 108 8.1.4 AUFSCHALTUNG UND PRIORISIERUNG VON INTERRUPTS 109 8.1.5 VEKTORISIERUNG UND MASKIERUNG VON INTERRUPTS, INTERRUPT-CONTROLLER . 110 8.2 AUSNAHMEN (EXCEPTIONS) 112 8.3 DIRECT MEMORY ACCESS (DMA) 112 8.4 AUFGABEN UND TESTFRAGEN 114 9 BEISPIELARCHITEKTUREN 115 9.1 DIE CPU08 VON FREESCALE 115 9.1.1 UEBERSICHT 116 9.1.2 DER REGISTERSATZ 117 9.1.3 DER ADRESSRAUM 119 9.1.4 DIE ADRESSIERUNGSARTEN 119 9.1.5 DER BEFEHLSSATZ 123 9.1.6 UNTERPROGRAMME 125 9.1.7 RESET UND INTERRUPTS 126 9.1.8 CODEBEISPIELE 129 9.2 DIE MSP430CPU VON TEXAS INSTRUMENTS 137 9.2.1 UEBERSICHT 137 9.2.2 DER REGISTERSATZ 138 9.2.3 DER ADRESSRAUM 139 9.2.4 DIE ADRESSIERUNGSARTEN 140 9.2.5 DER BEFEHLSSATZ 141 9.2.6 RESET UND INTERRUPTS 143 9.2.7 UNTERSTUETZUNG FUER DIE ALU: DER HARDWARE-MULTIPLIZIERER 146 9.2.8 CODEBEISPIELE 147 9.3 KURZER ARCHITEKTURVERGLEICH CPU08 - MSP430CPU 151 9.4 AUFGABEN UND TESTFRAGEN 153 10 SPEICHERVERWALTUNG 155 10.1 VIRTUELLER SPEICHER UND PAGING 155 10.2 SPEICHERSEGMENTIERUNG 159 10.3 CACHING 162 10.3.1 WARUM CACHES? 162 10.3.2 STRUKTUREN UND ORGANISATIONSFORMEN VON CACHES 165 X INHALTSVERZEICHNIS INHALTSVERZEICHNIS 10.3.3 ERSETZUNGSSTRATEGIEN 169 10.3.4 AKTUALISIERUNGSSTRATEGIEN 169 10.4 FALLSTUDIE: INTEL PENTIUM 4 (IA-32-ARCHITEKTUR) 171 10.4.1 PRIVILEGIERUNGSSTUFEN 171 10.4.2 SPEICHERSEGMENTIERUNG, SELEKTOREN UND DESKRIPTOREN 173 10.4.3 PAGING 177 10.4.4 KONTROLLE VON E/A-ZUGRIFFEN 179 10.4.5 CACHES 179 10.4.6 DER AUFBAU DES MASCHINENCODES 180 10.5 AUFGABEN UND TESTFRAGEN 183 11 SKALARE UND SUPERSKALARE ARCHITEKTUREN 185 11.1 SKALARE ARCHITEKTUREN UND BEFEHLS-PIPELINING 185 11.2 SUPERSKALARE ARCHITEKTUREN 191 11.2.1 MEHRFACHE PARALLELE HARDWAREEINHEITEN 191 11.2.2 AUSFUEHRUNG IN GEAENDERTER REIHENFOLGE 194 11.2.3 REGISTER-UMBENENNUNG 195 11.2.4 PIPELINE-LAENGE, SPEKULATIVE AUSFUEHRUNG 197 11.2.5 VLIW-PROZESSOREN 198 11.2.6 DOPPELKERN-PROZESSOREN 198 11.3 FALLBEISPIEL: INTEL PENTIUM UND CORE ARCHITEKTUR 200 11.3.1 DIE ENTWICKLUNG BIS ZU PENTIUM III UND ATHLON 200 11.3.2 PENTIUM 4 202 11.3.3 DIE 64-BIT-ERWEITERUNG 204 11.3.4 CORE-ARCHITEKTUR 205 11.4 FALLBEISPIEL: IA-64 UND ITANIUM-PROZESSOR 207 11.5 AUFGABEN UND TESTFRAGEN 212 12 SINGLE INSTRUCTION MULTIPLE DATA (SIMD) 213 12.1 GRUNDLAGEN 213 12.2 FALLBEISPIEL: SIMD BEI INTELS IA-32-ARCHITEKTUR 214 12.2.1 DIE MMX-EINHEIT 215 12.2.2 DIE SSE-, SSE2-, SSE3-BEFEHLE UND DIGITAL MEDIA BOOST (SSE4) . 218 12.3 AUFGABEN UND TESTFRAGEN 220 13 MIKROCONTROLLER 222 13.1 ALLGEMEINES 222 13.2 TYPISCHE BAUGRUPPEN VON MIKROCONTROLLERN 223 13.2.1 MIKROCONTROLLERKERN (CORE) 223 13.2.2 BUSSCHNITTSTELLE 224 13.2.3 PROGRAMMSPEICHER 224 13.2.4 DATENSPEICHER 225 13.2.5 EIN-/AUSGABESCHNITTSTELLEN (INPUT/OUTPUT-PORTS) 225 13.2.6 ZAEHLER/ZEITGEBER (COUNTER/TIMER) 226 13.2.7 ANALOGE SIGNALE 231 13.2.8 INTERRUPT-SYSTEM 233 13.2.9 KOMPONENTEN ZUR DATENUEBERTRAGUNG 234 13.2.10 BAUST 13.2.11 STROM; 13.3 SOFTWARENTWIC 13.3.1 DAS EI 13.3.2 EINSCH 13.3.3 PROGRA 13.3.4 INTEGRII 13.4 FALLBEISPIEL: IR 13.4.1 KERN . 13.4.2 SPEICHE 13.4.3 KOMNN 13.4.4 ZEITGEB 13.4.5 INPUT/( 13.4.6 INTERRU] 13.4.7 OSZILLAT 13.4.8 XC167C 13.5 AUFGABEN UND 14 DIGITALE SIGNALPRO 14.1 DIGITALE SIGNAH 14.2 ARCHITEKTURMER 14.2.1 KERN . . 14.2.2 PERIPHEI 14.3 FALLBEISPIEL: DIE 14.3.1 KERN DE] 14.3.2 DSP-PEI 14.4 AUFGABEN UND 1 LOESUNGEN ZU DEN AUF] LITERATURVERZEICHNIS SACHWORTVERZEICHNIS INHALTSVERZEICHNIS XI 13.2.10 BAUSTEINE FUER DIE BETRIEBSSICHERHEIT 236 13.2.11 STROMSPAR-BETRIEBSARTEN 238 13.3 SOFTWARENTWICKLUNG 238 13.3.1 DAS EINSPIELEN DES PROGRAMMES AUF DAS ZIELSYSTEM 239 13.3.2 EINSCHUB: DIE JTAG-SCHNITTSTELLE 240 13.3.3 PROGRAMMTEST 243 13.3.4 INTEGRIERTE ENTWICKLUNGSUMGEBUNGEN 244 13.4 FALLBEISPIEL: INFINEON C167 246 13.4.1 KERN 247 13.4.2 SPEICHERORGANISATION UND BUSSCHNITTSTELLE 250 13.4.3 KOMMUNIKATIONSSCHNITTSTELLEN 251 13.4.4 ZEITGEBER/ZAEHLER-, CAPTURE/COMPARE- UND PWM-EINHEITEN 252 13.4.5 INPUT/OUTPUT-PORTS UND ANALOG-DIGITAL-WANDLER 255 13.4.6 INTERRUPTSYSTEM UND PEC 255 13.4.7 OSZILLATOR, ENERGIE-MANAGEMENT UND SICHERHEITSEINRICHTUNGEN 258 13.4.8 XC167CI 260 13.5 AUFGABEN UND TESTFRAGEN 260 14 DIGITALE SIGNALPROZESSOREN 262 14.1 DIGITALE SIGNALVERARBEITUNG 262 14.2 ARCHITEKTURMERKMALE 265 14.2.1 KERN 265 14.2.2 PERIPHERIE 268 14.3 FALLBEISPIEL: DIE MOTOROLA DSP56800-FAMILIE 268 14.3.1 KERN DER DSP56800 269 14.3.2 DSP-PERIPHERIE AM BEISPIEL DES DSP56F801 273 14.4 AUFGABEN UND TESTFRAGEN 274 LOESUNGEN ZU DEN AUFGABEN UND TESTFRAGEN 275 LITERATURVERZEICHNIS 285 SACHWORTVERZEICHNIS 288
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