ASIC - Entwurf und Test: mit ... 17 Tabellen
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
München
Fachbuchverl. Leipzig im Carl-Hanser-Verl.
2004
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| Ausgabe: | 1. Aufl. |
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| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | 379 S. Ill., graph. Darst. |
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| adam_text | GOERAN HERRMANN DIETMAR MUELLER ASIC- ENTWURF UND TEST MIT 212 BILDERN UND
17 TABELLEN FACHBUCHVERLAG LEIPZIG IM CARL HANSER VERLAG
INHALTSVERZEICHNIS 1 EINLEITUNG 11 1.1 EINFUEHRUNG IN DEN THEMENKREIS 11
1.2 ENTWICKLUNG DER MIKROELEKTRONIK 13 1.3 ENTWURFSPROZESS 20 2
UEBERBLICK UEBER ANWENDUNGSSPEZIFISCHE SCHALTKREISE 28 2.1 DEFINITION UND
KLASSIFIZIERUNG 28 2.2 ANWENDERPROGRAMMIERBARE ASICS 35 2.2.1
PLD-ARCHITEKTUREN 35 2.2.1.1 SIMPLE PROGRAMMABLE LOGIC DEVICE 38 2.2.1.2
COMPLEX PROGRAMMABLE LOGIC DEVICE 43 2.2.1.3 PROGRAMMIERUNG VON PLDS 53
2.2.2 FPGA-ARCHITEKTUREN 65 2.2.2.1 PROGRAMMIERUNGSTECHNOLOGIEN 67
2.2.2.2 I/O-BLOECKE 80 2.2.2.3 LOGIKBLOECKE 86 2.2.2.4
VERBINDUNGSSTRUKTUREN 110 2.2.3 VERGLEICH DER ARCHITEKTUREN 124 2.3
MASKENPROGRAMMIERBARE ASICS 128 2.3.1 GRUNDLAGEN 128 2.3.2
FULL-CUSTOM-SCHALTKREISE 132 2.3.3 STANDARDZELLEN-SCHALTKREISE 135 2.3.4
GATE-ARRAY-SCHALTKREISE 137 2.3.5 VERGLEICH DER ARCHITEKTUREN 141 2.4
ANALOGE ASICS 142 INHALTSVERZEICHNIS 2.5 ENTWICKLUNGSTENDENZEN, GRENZEN
149 ENTWURFSMETHODEN 157 3.1 SPEZIFIKATION 157 3.2 SYNTHESE 160 3.2.1
SYSTEM-LEVEL-SYNTHESE 161 3.2.2 HIGH-LEVEL-, REGISTER-TRANSFER-SYNTHESE
164 3.2.3 LOGIKSYNTHESE 169 , 3.2.3.1 ABLAUF, ZWECK, METHODIK 169
3.2.3.2 ZWEISTUFIGE LOGIKREALISIERUNG 173 3.2.3.3 MEHRSTUFIGE
LOGIKREALISIERUNGEN 180 3.2.3.4 OPTIMIERUNG SEQUENZIELLER SCHALTUNGEN
187 3.2.4 TECHNOLOGY MAPPING 190 3.3 SIMULATION 193 3.3.1
SIMULATIONSEBENEN 193 3.3.1.1 LOGIKSIMULATION (LOGIK- UND ZEITMODELLE)
194 3.3.1.2 SIMULATION VON VHDL-MODELLEN 204 3.3.1.3
MIXED-MODE-/MIXED-LEVEL-SIMULATION 204 3.3.2 SIMULATIONSVERFAHREN UND
-ALGORITHMEN 205 3.3.2.1 COMPILIERTE SIMULATION 208 3.3.2.2
INTERPRETIERENDE SIMULATION 209 3.3.2.3 TABELLENGESTEUERTE SIMULATION
211 3.3.2.4 EREIGNISGESTEUERTE SIMULATION 212 3.4 TIMINGVERIFIKATION 215
3.5 TAKTNETZGENERIERUNG 218 3.6 LAYOUTENTWURF 223 3.6.1 PLATZIERUNG 225
3.6.1.1 FLOORPLANNING 225 3.6.1.2 GENERIEREN EINER PLATZIERUNG 226
3.6.1.3 OPTIMIEREN EINER PLATZIERUNG 230 INHALTSVERZEICHNIS 9 3.6.2
TRASSIERUNG/ROUTING 233 3.6.2.1 GROBTRASSIERUNG 235 3.6.2.2
FEINTRASSIERUNG 235 3.7 BACKANNOTATION 238 4 TEST VON ASICS 240 4.1
BEDEUTUNG DES TESTS 240 4.2 TESTBARKEIT 244 4.2.1 FEHLERARTEN UND
-URSACHEN 245 4.2.2 FEHLERMODELLE 247 4.3 TESTSTRATEGIEN UND -METHODEN
250 4.3.1 TESTSTRATEGIEN 250 4.3.2 TESTMETHODEN 253 4.3.2.1 ALLGEMEINE
METHODE 253 4.3.2.2 DELAY-TEST 254 4.3.2.3 7 DDQ -TEST 255 4.3.2.4 7 DDT
-TEST 260 4.3.2.5 ZUVERLAESSIGKEITSTESTS 263 4.4 TESTMUSTERERZEUGUNG 264
4.4.1 DETERMINISTISCHER TEST 264 4.4.1.1 BOOLE SCHE DIFFERENZ 265
4.4.1.2 PFADSENSIBILISIERUNG 267 4.4.1.3 OPTIMIERUNG DER
TESTMUSTERGENERIERUNG 270 4.4.2 ZUFAELLIGER TEST 271 4.5 FEHLERSIMULATION
272 4.6 TESTFREUNDLICHER ENTWURF 274 4.6.1 AD-HOC-TESTMETHODEN 276 4.6.2
STRUKTURORIENTIERTE TESTMETHODEN 277 4.6.2.1 SCAN-DESIGN 277 4.6.2.2
BOUNDARY-SCAN 283 10 INHALTSVERZEICHNIS 4.6.3 SELBSTTEST, BIST 296
4.6.3.1 BIST FUER SCHALTUNGEN UND SYSTEME 296 4.6.3.2 BIST FUER SPEICHER,
MBIST 313 5 TENDENZEN, AUSBLICK 333 LITERATURVERZEICHNIS 341
SACHWORTVERZEICHNIS 368
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