PC-Hardwarebuch: Aufbau, Funktionsweise, Programmierung ; ein Handbuch nicht nur für Profis
Gespeichert in:
| Hauptverfasser: | , |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
München [u.a.]
Addison-Wesley
2003
|
| Ausgabe: | 7. Aufl. |
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | XVII, 1252 S. graph. Darst. |
| ISBN: | 3827320143 |
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| adam_text | HANS-PETER MESSMER, KLAUS DEMBOWSKI PC-HARDWAREBUCH AUFBAU,
FUNKTIONSWEISE, PROGRAMMIERUNG EIN HANDBUCH NICHT NUR FUER PROFIS 7.
AUFLAGE ADDISON-WESLEY AN IMPRINT OF PEARSON EDUCATION MUENCHEN * BOSTON
* SAN FRANCISCO * HARLOW, ENGLAND DON MILLS, ONTARIO * SYDNEY * MEXICO
CITY MADRID * AMSTERDAM L INHALTSVERZEICHNIS TEIL 1: GRUNDLEGENDES UND
ALLGEMEINES 1 1 DIE PC-KOMPONENTEN 1 1.1 DAS PC-INNENLEBEN 4 1.1.1
GEHAEUSE 4 1.1.2 NETZTEUE 8 1.1.3 MAINBOARD 13 1.1.4 CMOS-RAM 17 1.1.5
BIOS 19 1.1.6 LAUFWERKE 21 1.1.7 GRAFIKADAPTER 28 1.1.8 SOUND 30 1.1.9
NETZWERKE UND LAN-ADAPTER 41 1.2 PC-PERIPHERIE 45 1.2.1 MONITOR 45 1.2.2
TASTATUR 50 1.2.3 MAUS 52 1.2.4 DRUCKER UND DIE PARALLELE SCHNITTSTELLE
53 1.2.5 SCANNER 56 1.2.6 MODEMS UND DIE SERIELLE SCHNITTSTELLE 58 1.2.7
ISDN UND ADSL 62 TEIL 2: DIE MIKROPROZESSOREN DER PERSONAL COMPUTER 67 2
GRUNDLAGEN DER MIKROPROZESSORTECHNIK 67 2.1 DER FELDEFFEKTTRANSISTOR 68
2.2 GRUNDLAGEN MASCHINENNAHER INFORMATIONSDARSTELLUNG 71 2.2.1 DEZIMAL-
UND BINAERSYSTEM 72 2.2.2 ASCII-CODE 73 2.2.3 NEGATIVE GANZZAHLEN UND
ZWEIERKOMPLEMENT 73 2.2.4 HEXADEZIMALZAHLEN 74 2.2.5 BCD-ZAHLEN 75 2.2.6
LITTLE-ENDIAN- UND BIG-ENDIAN-NOTATION 76 2.3 LOGIKGATTER 76 2.3.1
GRUNDLEGENDE LOGIKELEMENTE 77 2.3.2 CMOS-INVERTER ALS LOW-POWER-ELEMENTE
79 2.3.3 EIN BEISPIEL: 1-BIT-ADDIERER 81 2.4 DIE CPU ALS ZENTRALER
BESTANDTEIL ALLER COMPUTER 81 3 ALLES BEGANN MIT DEM URVATER 8086 85 3.1
ANSCHLUESSE UND SIGNALE DES 8086 85 3.2 8086-BETRIEBSMODI UND DER
BUSCONTROLLER 8288 89 3.3 DER 8086 REAL MODE 90 3.4 ZUGRIFF AUF DEN
SPEICHER 90 3.5 WORTGRENZEN 93 3.6 ZUGRIFF AUF DEN I/O-ADRESSRAUM 93 3.7
8086 RESET 94 3.8 DER 8088 94 3.9 DER 80186/88 96 VI INHALTSVERZEICHNIS
KOMPATIBILITAET NACH UNTEN - DER 80286 , 97 4.1 ANSCHLUESSE UND SIGNALE
DES 80286 97 4.2 DIE 80286-REGISTER 100 4.3 DER 80286 PROTECTED MODE 100
4.3.1 DIE 80286-SPEICHERVERWALTUNGSREGISTER 101 4.3.2
80286-SEGMENTDESKRIPTOREN 102 4.3.3 80286-SEGMENT- UND ZUGRIFFSTYPEN 102
4.3.4 MULTITASKING, 80286 TSS UND DAS 80286-TASK-GATE 104 4.3.5
80286-SCHUTZ FUER DEN I/O-ADRESSRAUM 105 4.4 80286-BUSZYKLEN UND
-PIPELINING 105 4.5 WORTGRENZEN 106 4.6 80286-RESET 107 EINSTIEG IN DIE
32-BIT-WELT- DER 80386 109 5.1 ANSCHLUESSE UND SIGNALE DES 80386 109 5.2
DER PHYSIKALISCHE SPEICHER- UND PORTZUGRIFF 113 5.2.1 DER BUSZYKLUS FUER
EINEN LESEZUGRIFF 115 5.2.2 DER BUSZYKLUS FUER EINEN SCHREIBZUGRIFF 117
5.2.3 WAITSTATES ODER WARTEZYKLEN 118 5.2.4 ADRESS-PIPELINING ODER
PIPELINED- ADRESSIERUNG 119 5.2.5 DOPPELWORTGRENZE 121 5.2.6
SONDERZYKLEN 123 5.2.7 DATENBUS UND DUPLIZIERUNG VON SCHREIBDATEN 124
5.2.8 I/O-ADRESSRAUM UND DIE PERIPHERIE 125 5.2.9 I/O-ADRESSIERUNG 125
5.2.10 I/O-ZYKLEN 126 5.3 DIE REGISTER 127 5.3.1 DIE REGISTER IN DER
UEBERSICHT 127 5.3.2 SEGMENTIERUNG 129 5.3.3 DIE VIELZWECK- UND
SEGMENTREGISTER 131 5.3.4 DIE FLAGS 136 5.3.5 STEUER- UND
SPEICHERVERWALTUNGSREGISTER 139 PROGRAMMIERUNG UND BETRIEBSARTEN 143 6.1
CODESEGMENT UND BEFEHLSZAEHLER 143 6.2 STACKSEGMENT UND STACK-ZEIGER 145
6.3 DATENSEGMENT DS UND ADRESSIERUNG 146 6.4 ADRESSIERUNGSARTEN UND
BEFEHLSKODIERUNG 147 6.4.1 PROGRAMMIERUNG AUF PROZESSOREBENE: MNEMONICS
UND DER ASSEMBLER 147 6.4.2 ADRESSIERUNGSARTEN 148 6.4.3
BEFEHLSCODIERUNG 149 6.4.4 EINLESEN VON BEFEHLEN UND PREFETCHING 151 6.5
DER REAL MODE, HIGH-MEMORY-AREA UND HIMEM.SYS 153 6.6 INTERRUPTS UND
EXCEPTIONS 155 6.6.1 SOFTWARE-INTERRUPTS 155 6.6.2 HARDWARE-INTERRUPTS
157 6.6.3 EXCEPTIONS 158 6.7 DER PROTECTED MODE 160 6.7.1
SEGMENTSELEKTOREN, SEGMENTDESKRIPTOREN UND PRIVILEGIERUNGSSTUFEN 160
6.7.2 GLOBALE UND LOKALE DESKRIPTORTABELLE 165 6.7.3 UMSCHALTEN IN DEN
PROTECTED MODE 168 INHALTSVERZEICHNIS VII 6.7.4 SPEICHERADRESSIERUNG IM
PROTECTED MODE 169 6.7.5 STEUERUNGSUEBERGABE UND CALL GATES 170 6.7.6 DIE
INTERRUPT-DESKRIPTORTABELLE 174 6.7.7 MULTITASKING, TSS UND DAS TASK
GATE 175 6.7.8 SCHUTZ DES I/O-ADRESSRAUMS 179 6.7.9 EXCEPTIONS UND
SCHUTZMECHANISMEN IM PROTECTED MODE 182 6.8 PAGING 183 6.8.1 LOGISCHE,
LINEARE, PHYSIKALISCHE ADRESSEN UND PAGING 183 6.8.2 PAGE DIRECTORY,
PAGE TABLES UND PAGE FRAMES 185 6.8.3 DIE TESTREGISTER TR6 UND TR7 190
6.9 DER VIRTUAL-8086-MODUS ; 192 6.9.1 VIRTUELLE MASCHINEN UND
VIRTUAL-8086-MONITOR 192 6.9.2 ADRESSEN IM VIRTUAL-8086-MODE 193 6.9.3
EINSTIEG IN DEN UND AUSSTIEG AUS DEM VIRTUAL-8086-MODE 193 6.9.4 TASKS
IM VIRTUAL-8086-MODE 194 SCHNELL ZWISCHENGESPEICHERT - CACHING 199 7.1
CACHE-PRINZIP UND CACHE-STRATEGIEN 199 7.2 CACHE-ORGANISATION UND
ASSOZIATIVSPEICHER 202 7.3 CACHE-TREFFER-BESTIMMUNG UND OPTIMALE
CACHE-GROESSE 205 7.4 ERSETZUNGSSTRATEGIEN 207 7.5 ON-CHIP UND
SECOND-LEVEL-CACHES 208 7.6 CACHE-KOHAERENZ UND DAS MESI-PROTOKOLL 209
7.6.1 DIE VIER MESI-ZUSTAENDE 210 7.6.2 MESI-ZUSTANDSUEBERGAENGE 211 7.6.3
L2-CACHE-SUBSYSTEME UND MESI-CACHE-KOHAERENZPROTOKOLL 213 7.7 PIPELINED
BURST CACHE 215 ALLES IN EINEM - DER I486 217 8.1 ANSCHLUESSE UND SIGNALE
DES I486 218 8.2 DER INTERNE AUFBAU DES I486 224 8.3 RISC ODER CISC ?
226 8.3.1 DIE MIKROKODIERUNG 226 8.3.2 REDUZIERUNG AUF DAS WESENTLICHE
230 8.3.3 RISC-KENNZEICHEN AUF HARDWARE-EBENE 230 8.3.4 RISC-KENNZEICHEN
AUF SOFTWARE-EBENE 236 8.4 DIE PIPELINE 238 8.5 DER ON-CHIP-CACHE 240
8.6 UNTERSCHIEDE UND GEMEINSAMKEITEN VON I486 UND 80386/80387 243 8.6.1
UNTERSCHIEDE IN REGISTERSTRUKTUREN 243 8.6.2 UNTERSCHIEDE IN DER
SPEICHERVERWALTUNG 244 8.6.3 I486-RESET 245 8.6.4 DER I486-REAL-MODE 246
8.6.5 DER I486-PROTECTED-MODE 246 8.6.6 DER I486-VIRTUAL-8086-MODE 247
8.6.7 INTEGER-CORE UND GLEITKOMMAEINHEIT 247 8.6.8 FPU-EXCEPTIONS 247
8.6.9 DER TRANSLATION LOOKASIDE BUFFER (TLB) 248 8.7 DER I486-BUS 248
8.7.1 BURST-ZYKLEN 248 8.7.2 SONDERZYKLEN 250 8.7.3 INVALIDIERUNGSZYKLEN
250 VIII INHALTSVERZEICHNIS 8.8 TESTFUNKTIONEN 251 8.8.1 DER INTERNE
SELBSTTEST BIST 251 8.8.2 PRUEFUNG DES TLBS 251 8.8.3 PRUEFUNG DES
ON-CHIP-CACHES 253 8.8.4 TRISTATE-TESTMODUS 255 8.8.5 DER
JTAG-BOUNDARY-SCAN-TEST 255 8.9 DER I/O-ADRESSRAUM DES I486 259 9
COPROZESSOREN UND 386/486-CPU-DERIVATE 261 9.1 MATHEMATISCHE
COPROZESSOREN 261 9.1.1 ZAHLENEXKURS - DIE DARSTELLUNG VON
GLEITKOMMAZAHLEN 263 9.1.2 DER STANDARD - IEEE-FORMATE 266 9.1.3
FUNKTIONSWEISE UND AUFBAU 268 9.1.4 DIE EXCEPTIONS DES 80387 275 9.1.5
PROTECTED MODE UND DIE SPEICHERABBILDER DER BEFEHLS- UND DATENZEIGER
.... 276 9.2 386-PROZESSORDERIVATE 277 9.2.1 ABMAGERUNGSKUR - DIE
SX-VARIANTEN DER PROZESSOREN 278 9.2.2 386-CPUS ANDERER HERSTELLER 280
9.2.3 CYRIX-386-PROZESSOREN (486XLC) 282 9.2.4 386- UND 486-CPUS IN DER
UEBERSICHT 283 9.3 486-PROZESSORDERIVATE 284 9.3.1 I486SX UND I487SX 284
9.3.2 I486SX-UPGRADE - DER I487SX 286 9.3.3 DIE I486DX2-PROZESSOREN MIT
INTERNER TAKTVERDOPPLUNG 289 9.3.4 DER I486DX4 291 9.3.5 WEITERE
486-CPUS 297 10 DER PENTIUM 301 10.1 ANSCHLUESSE UND SIGNALE 302 10.2
INTERNER AUFBAU DES PENTIUMS 315 10.2.1 DIE INTEGER-PIPELINES U UND V
317 10.2.2 BEFEHLSPAARUNG IN DEN INTEGER-PIPELINES 320 10.2.3 DIE
GLEITKOMMA-PIPELINE 323 10.2.4 BEFEHLSSERIALISIERUNG 325 10.2.5
DYNAMISCHE VERZWEIGUNGSVORHERSAGE, BRANCH PREDICTION LOGIC 326 10.2.6
DIE PENTIUM-ON-CHIP-CACHES 328 10.3 PENTIUM-KOMPATIBILITAET 332 10.3.1
ERWEITERUNGEN DER PENTIUM-REGISTER 332 10.3.2 MODELLSPEZIFISCHE REGISTER
334 10.3.3 DAS FEATURE-STEUERREGISTER TR12 335 10.3.4 DER
PENTIUM-REAL-MODE 336 10.3.5 DER PENTIUM-PROTECTED-MODE 337 10.3.6 DER
PENTIUM-VIRTUAL-8086-MODE 337 10.3.7 PENTIUM UND PAGING 339 10.3.8
DEBUG-ERWEITERUNGEN 339 10.3.9 PENTIUM-RESET, PENTIUM-INIT UND
SELBSTTEST 340 10.3.10 CPU-IDENTIFIZIERUNG MIT CPUID 342 10.3.11 NEUE
PENTIUM EXCEPTIONS 343 10.4 DER PENTIUM-BUS 343 10.4.1
EINZELTRANSFERZYKLEN 344 10.4.2 BURST-ZYKLEN 344 INHALTSVERZEICHNIS IX
11 12 10.4.3 PENTIUM-ADRESS-PIPELINING 347 10.4.4 SONDERZYKLEN 348
10.4.5 ABFRAGEZYKLEN UND INTERNES SNOOPING 349 10.4.6 INTERNE
PENTIUM-BUSPUFFER 350 10.5 DER SYSTEM-MANAGEMENT-MODE DES PENTIUM 350
10.5.1 DIE SMM-RAM-STRUKTUR 351 10.5.2 PROGRAMMAUSFUEHRUNG IM
SYSTEM-MANAGEMENT-MODE 352 10.5.3 RUECKKEHR AUS DEM
SYSTEM-MANAGEMENT-MODE 353 10.6 CODE-OPTIMIERUNGEN 353 10.6.1 EINFACHE
STRAIGHT-FORWARD-OPTIMIERUNGEN 353 10.6.2 OPTIMIERUNG MIT DEM
PERFORMANCE MONITORING 355 10.7 PENTIUM-TESTFUNKTIONEN 358 10.7.1 DER
PENTIUM JTAG BOUNDARY SCAN TEST 358 10.7.2 ERFASSUNG INTERNER FEHLER 359
10.7.3 ERFASSUNG VON BUSFEHLERN 359 10.7.4 PROGRAMMAUSFUEHRUNGSVERFOLGUNG
ODER EXECUTION TRACING 360 10.7.5 HARDWARE-DEBUG-UNTERSTUETZUNG UND PROBE
MODE 361 10.7.6 DIE MACHINE CHECK EXCEPTION 361 10.8 DER
PENTIUM-I/O-ADRESSRAUM 362 10.9 DUAL PROCESSING 362 10.9.1 ALLGEMEINE
DUAL-PROCESSING-STRUKTUR MIT ZWEI PENTIUM-PROZESSOREN 362 10.9.2
BUS-ARBITRIERUNG 363 10.9.3 CACHE-KONSISTENZ 364 10.9.4 ON-CHIP-APICS
365 10.10 PENTIUM DER DRITTEN GENERATION - MMX 366 10.10.1 SOCKEL UND
SIGNALE 367 10.11 MMX-TECHNOLOGIE 368 10.11.1 SIMD- UND MMX-DATENTYPEN
369 10.11.2 MMX-REGISTER 370 10.11.3 MMX-BEFEHLE 371 PENTIUM-KOMPATIBLE
MIKROPROZESSOREN 373 11.1 CPUS VON CYRIX 373 11.1.1 DER CYRIX 6X86 373
11.1.2 DER CYRIX 6X86MX 392 11.2 CPUS VON AMD 393 11.2.1 DER K5 - 5 K 86
394 11.2.2 DER AMD K6 405 11.2.3 AMD-K6-II UND AMD K6-UEI MIT SUPER
SOCKEL 7 406 11.3 IDT WINCHIP C6 407 11.4 CPU-UEBERSICHT UND
EINSTELLUNGSDATEN 408 REINE 32-BIT-TECHNOLOGIE - DER PENTIUMPRO 411 12.1
ANSCHLUESSE UND SIGNALE 412 12.2 INTERNER AUFBAU 425 12.2.1 DIE
FUNKTIONALEN EINHEITEN DES PENTIUMPRO 425 12.2.2 BEFEHLS-POOL UND
MICRO-OPS 426 12.2.3 DIE LL- UND L2-CACHES 428 12.3 PENTIUMPRO-FEATURES
429 12.3.1 BEFEHLE 429 12.3.2 STEUERFUNKTIONEN IN CR4 429 X
INHALTSVERZEICHNIS 12.3.3 DER 36-BIT-ADRESSBUS 430 12.3.4 GLOBALE PAGES
433 12.4 MODELLSPEZIFISCHE REGISTER 433 12.4.1 DIE BEREICHSREGISTER FUER
DEN SPEICHERTYP (MTRR) 435 12.4.2 DIE KONFIGURATIONSREGISTER 440 12.4.3
DIE MACHINE-CHECK-ARCHITEKTUR 441 12.4.4 PERFORMANCE-MONITORING 441
12.4.5 DEBUG-UNTERSTUETZUNG DURCH MODELLSPEZIFISCHE REGISTER 444 12.5
RESET UND EINSCHALTKONFIGURATION 445 12.6 DER BUS DES PENTIUMPRO 447
12.6.1 BUSPHASEN 447 12.6.2 BUSARBITRIERUNG 449 12.6.3
DEFERRED-TRANSAKTIONEN 452 12.6.4 BUS-PIPELINING UND PENTIUMPRO-BURSTS
452 12.7 MULTIPROZESSORBETRIEB 453 12.8 CPUID 454 13 PENTIUM II, PENTIUM
III UND CELERON 457 13.1 PENTIUM II 457 13.1.1 ANSCHLUESSE UND SIGNALE
458 13.1.2 PENTIUM II-BUS (GTL+) 463 13.2 CELERON 465 13.2.1 ANSCHLUESSE
UND SIGNALE 466 13.2.2 CELERON FUER DEN SOCKEL 370 466 13.3 PENTIUM III
467 13.3.1 FAMILIENBANDE 468 13.3.2 PENTIUM III FUER DEN SOCKEL 370 469
13.3.3 ANSCHLUESSE UND SIGNALE 470 13.4 CELERON III UND CELERON 4 473
13.5 VIA-PROZESSOREN 473 13.6 EINSTELLUNGSDATEN 475 14 ATHLON UND DURON
477 14.1 DAS BUSPROTOKOLL 479 14.2 ANSCHLUESSE UND SIGNALE 479 14.3
INTERNER AUFBAU 487 14.4 CPUS FUER DEN SOCKEL A 489 14.4.1 ANSCHLUESSE UND
SIGNALE 490 14.5 ATHLON XP 494 15 PENTIUM 4 497 15.1 INTERNER AUFBAU 498
15.1.1 CACHES 498 15.1.2 RECHENWERKE UND PIPELINES 499 15.1.3 SSE2 500
15.1.4 BUSINTERFACE UND SPEICHER 500 15.1.5 HYPER THREADING 501 15.2
ANSCHLUESSE UND SIGNALE 503 15.3 CPUID-PROGRAMM 511 INHALTSVERZEICHNIS XI
TEIL 3: SPEICHER, CHIPSETS UND SUPPORT-CHIPS 523 16 SPEICHERCHIPS - DAS
GEDAECHTNIS DER COMPUTER 523 16.1 DYNAMIC RANDOM ACCESS MEMORY - DRAM 524
16.1.1 FUNKTIONSWEISE 525 16.1.2 AUFBAU 527 16.1.3 SCHICHTENSTRUKTUREN
531 16.1.4 REFRESH - AUFFRISCHUNG 533 16.1.5 ORGANISATIONSFORMEN 534
16.1.6 BETRIEBSMODI 536 16.2 SPEICHERMODULE 541 16.2.1 PARITAET 543
16.2.2 DIM-MODULE 543 16.2.3 SYNCHRONOUS DYNAMIC RAM - SDRAM 546 16.2.4
SYNCHRONOUS GRAPHIC RAM - SGRAM 548 16.2.5 DOUBLE DATA RATE SDRAM -
DDR-SDRAM 548 16.2.6 RAMBUS 552 16.3 SPD-PROM 554 16.3.1 SPD-DATEN
AUSLESEN 557 16.4 STATISCHES RAM - SRAM 561 16.4.1 DAS FLIP-FLOP 562
16.4.2 DER ZUGRIFF AUF SRAM-SPEICHERZELLEN 564 16.4.3 EIN TYPISCHER SRAM
565 16.5 LANGZEITGEDAECHTNIS - ROM, EPROM UND ANDERE SPEICHER 566 16.5.1
ROM 566 16.5.2 EPROM 567 16.5.3 EEPROM 569 16.5.4 FLASH-SPEICHER 570 17
CHIPSETS 579 17.1 486-PCI-CHIPSET 579 17.2 INTEL PENTIUM-CHIPSETS FUER
DEN SOCKEL 7 581 17.3 ALTERNATIVE SOCKEL 7-CHIPSETS 585 17.4 PENTIUMPRO-
UND PENTIUM II-CHIPSETS 587 17.5 PENTIUM II/III- UND CELERON-CHIPSETS
590 17.5.1 INTEL 810-CHIPSET - WHITNEY 592 17.5.2 INTEL 820-CHIPSET -
CAMINO 595 17.5.3 INTEL 840-CHIPSET - CARMEL 597 17.5.4 INTEL
815-CHIPSET - SOLANO 597 17.5.5 ALTERNATIVE CHIPSETS 599 17.6 PENTIUM
4-CHIPSETS 602 17.6.1 CHIPSETS VON INTEL 602 17.6.2 CHIPSETS VON VIA UND
SIS 604 17.7 ATHLON-CHIPSETS 607 18 HARDWARE-INTERRUPTS UND DMA 613 18.1
HARDWARE-INTERRUPTS UND PROGRAMMIERBARE INTERRUPT-CONTROLLER 613 18.1.1
INTERRUPT-GETRIEBENER DATENAUSTAUSCH UND POLLING 613 18.1.2 ANSCHLUESSE
UND SIGNALE DES 8259A 615 18.1.3 INTERNER AUFBAU UND
INTERRUPT-ACKNOWLEDGE-SEQUENZ 616 18.1.4 KASKADIERUNG 619 18.1.5
INITIALISIERUNG UND PROGRAMMIERUNG 621 XII INHALTSVERZEICHNIS 18.1.6
MASKIERUNG DES NMI 627 18.1.7 MULTIPROZESSOR-INTERRUPT-SUBSYSTEME UND
APIC-MODUS 629 18.2 DIREKTER SPEICHERZUGRIFF MIT PERIPHERIE UND SPEICHER
634 18.2.1 DER STANDARD-DMA-CHIP 8237A 636 19
MAINBOARD-PERIPHERIEEINHEITEN 657 19.1 CMOS-RAM UND ECHTZEITUHR 658
19.1.1 AUFBAU UND PROGRAMMIERUNG 659 19.1.2 DER ZUGRIFF UEBER DAS BIOS
667 19.1.3 DER ZUGRIFF UEBER ADRESS- UND DATENREGISTER 667 19.2 TIMER 668
19.2.1 ANSCHLUESSE UND SIGNALE 670 19.2.2 PROGRAMMIERUNG 672 19.3 SUPER
I/O-CONTROLLER 681 19.4 SUPERVISORY-CHIPS 682 19.5 SYSTEM MANAGEMENT BUS
686 19.5.1 FUNKTIONSWEISE 686 19.5.2 ADRESSEN 689 19.5.3 PROGRAMMIERUNG
690 TEIL 4: PERSONAL COMPUTER-ARCHITEKTUREN UND -BUSSYSTEME 695 20
BUSSYSTEME IM PC 695 20.1 DIE 8-BIT-ARCHITEKTUR - PC-BUS 696 20.2
32-BIT-ARCHITEKTUREN- EISA UND MCA 701 20.2.1 EXTENDED INDUSTRY STANDARD
ARCHITECTURE - EISA 702 20.2.2 MICRO CHANNEL ARCHITECTURE - MCA 704 20.3
LOCAL BUS-SYSTEME 708 21 DIE 16-BIT-ARCHITEKTUR - ISA-BUS 711 21.1
INTERRUPTS 714 21.2 I/O-PORTS UND ADRESSEN 715 21.3 DMA-ARCHITEKTUR 716
21.3.1 SPEICHER-SPEICHER-TANSFERS 718 21.4 BUSSLOTS UND -SIGNALE 719
21.4.1 PC-BUS-SIGNALE DES ISA-BUS 720 21.4.2 INPUT/OUTPUT-INTERFACE 722
21.4.3 SIGNALE DER ISA-BUS-ERWEITERUNG 725 21.4.4 16-BIT-DEKODIERUNG UND
PROGRAMMIERUNG 726 21.5 ISA-PLUG&PLAY 728 21.5.1 DER
KONFIGURATIONSMECHANISMUS 729 21.5.2 LINEAR FEEDBACK SHIRT REGISTER 732
21.5.3 ISOLATION-PROTOKOLL 733 21.5.4 ISA-PLUG&PLAY-REGISTER 735 21.5.5
DER ZUGRIFF AUF ISA-PLUG&PLAY-DEVICES 739 22 DER PCI-BUS 741 22.1
PCI-BUSSTRUKTUR 742 22.2 BUSZYKLEN 744 22.3 BUSARBITRIERUNG 749 22.4 DMA
UND BUSMASTERING 750 22.4.1 SCATTER GATHER BUS MASTERING 751
INHALTSVERZEICHNIS XIII 22.5 INTERRUPTS 751 22.6 I/O-ADRESSRAUM 752 22.7
KONFIGURATIONSRAUM - CONFIGURATION SPACE 754 22.7.1 PCI-POWER MANAGEMENT
764 22.8 PCI-BUS-SLOTS 767 22.9 PCI-BUS-SIGNALE 770 22.9.1
STANDARD-32-BIT-ABSCHNITT 770 22.9.2 DIE 64-BIT-ERWEITERUNG 773 22.9.3
SIGNALERWEITERUNGEN DER SPEZIFIKATIONEN 2.2 UND 2.3 775 22.10
PCI-SPEZIFISCHE BIOS-ROUTINEN 776 22.10.1 DAS INTERFACE ZUM BIOS 778
22.10.2 EINE UNIVERSELLE PCI-UNIT 783 22.11 PCI-X 799 22.12 SWITCHED
FABRICS 804 22.12.1 INFINIBAND 805 22.12.2 PCI-EXPRESS 806 22.12.3
HYPERTRANSPORT 810 23 ACCELERATED GRAPHICS PORT 821 23.1 AGP-STRUKTUR
821 23.2 AGP-SLOTS 822 23.3 AGP-SIGNALE 824 23.3.1 SIGNALBESCHREIBUNG
827 23.4 AGP-3.0-STANDARD 830 23.5 REGISTER 834 24 RISER-SLOTS 839 24.1
AUDIO MODEM RISER 840 24.2 COMMUNICATION AND NETWORKING RISER 843 24.3
ADVANCED COMMUNICATION RISER 846 TEIL 5: LAUFWERKE UND IHRE INTERFACES -
EIDE UND SCSI 847 25 GRUNDLAGEN DER MAGNETISCHEN AUFZEICHNUNG UND
DATENORGANISATION 847 25.1 DIAMAGNETISMUS UND PARAMAGNETISMUS 847 25.2
FERROMAGNETISMUS 848 25.3 INDUKTION 851 25.4 FUNKTIONSPRINZIP VON
DISKETTEN 851 25.5 PHYSIKALISCHE ORGANISATION UND AUFZEICHNUNG 856
25.5.1 FM- UND MFM-VERFAHREN 857 25.5.2 SYNCHRONISATION 860 25.6
LOGISCHE ORGANISATION 862 25.6.1 DER AUFBAU VON PARTITIONEN 863 25.7
DATEIZUORDNUNGSTABELLE - FAT 867 25.7.1 FRAGMENTIERUNG 869 25.8 32-BIT-
UND ANDERE DATEIZUORDNUNGSTABELLEN 870 , 25.8.1 VIRTUAL FILE ALLOCATION
TABLE - VFAT 871 25.8.2 NEW TECHNOLOGY FILE SYSTEM - NTFS 871 25.8.3
HIGH PERFORMANCE FILE SYSTEM - HPFS 872 XIV INHALTSVERZEICHNIS 26
FESTPLATTEN 873 26.1 AUFBAU UND FUNKTIONSWEISE VON FESTPLATTEN 873
26.1.1 PLATTEN 875 26.1.2 KOEPFE 876 26.1.3 AKTUATOR MIT SCHRITT- ODER
LINEARMOTOR 879 26.1.4 LUFTFILTERUNG UND BELUEFTUNG 882 26.1.5
INTERLEAVING ODER SEKTORVERSATZ 883 26.1.6 DATEN VON FESTPLATTEN 884
26.2 AUFZEICHNUNGSFORMATE 888 26.2.1 MFM UND RLL 888 26.2.2 TRANSLATION
UND ZONENAUFZEICHNUNG 890 26.2.3 HIGH-LEVEL-FORMATIERUNG 891 26.2.4
LOW-LEVEL-FORMATIERUNG 891 26.3 TRADITIONELLE FESTPLATTENSCHNITTSTELLEN
892 26.3.1 ST412/506 892 26.3.2 ESDI 894 26.4 IDE 895 26.4.1 SIGNALE 896
26.4.2 ADRESSEN UND REGISTER 899 26.4.3 BEFEHLSPHASEN UND PROGRAMMIERUNG
903 26.5 ENHANCED IDE 907 26.5.1 LOGICAL BLOCK ADDRESSING 908 26.5.2
EIDE-ANSCHLUESSE 909 26.5.3 PIO-, DMA- UND ULTRA-DMA-MODES 909 26.6
SERIAL ATA 911 27 SCSI 913 27.1 FUNKTIONSPRINZIP 913 27.2 SIGNALE UND
DATENUEBERTRAGUNG 914 27.3 BUSPHASEN UND MESSAGES 917 27.4 BEFEHLE UND
PROGRAMMIERUNG 922 27.4.1 ADVANCED SCSI PROGRAMMING INTERFACE - ASPI 927
27.4.2 COMMON ACCESS METHOD - CAM 929 27.5 DIE VERSCHIEDENEN
SCSI-STANDARDS 930 27.5.1 SCSI-I UND DER CCS 930 27.5.2 SCSI-II 931
27.5.3 SCSI-III 931 27.5.4 FAST SCSI 932 27.5.5 WIDE SCSI 932 27.5.6
DIFFERENTIAL SCSI 933 27.5.7 ULTRA SCSI 933 27.5.8 ULTRA 2 SCSI 934
27.5.9 ULTRA 160 SCSI 935 27.5.10 ULTRA 320 SCSI 936 28 OPTISCHE
LAUFWERKE 939 28.1 CD-ROM 939 28.1.1 ATAPI 942 28.2 CD-R UND CD-R/W 944
28.2.1 CD-RW UND DIE PHASE-CHANGE-TECHNOLOGIE 944 28.3 MAGNETOOPTISCHE
LAUFWERKE 945 28.4 DIGITAL VERSATILE DISC 947 28.4.1 REALISIERUNGEN 949
INHALTSVERZEICHNIS XV TEIL 6: SCHNITTSTELLEN, LANS UND PROGRAMMIERUNG
953 29 DIE PARALLELE SCHNITTSTELLE 953 29.1 AUFBAU UND FUNKTIONSWEISE
954 29.2 DIREKTE PROGRAMMIERUNG 956 , 29.2.1 DRUCKERANSTEUERUNG 957
29.2.2 ALLGEMEINE VERWENDUNG 959 29.3 DER BESSERE PARALLEL-PORT:
IEEE-1284 962 30 DIE SERIELLE SCHNITTSTELLE 969 30.1 SERIELLE
DATENUEBERTRAGUNG 969 30.1.1 SYNCHRONE UND ASYNCHRONE UEBERTRAGUNG 969
30.1.2 PARITAET UND BAUDRATE 969 30.1.3 SERIALISIERUNG UND SDU 970 1 30.2
DIE RS-232C-SCHNITTSTELLE 972 30.2.1 SIMPLEX-VERBINDUNG 974 30.2.2
HALBDUPLEX-VERBINDUNG 975 30.2.3 VOLLDUPLEX-VERBINDUNG 976 30.2.4
RS-232C-LOGIKPEGEL UND UEBERTRAGUNGSRATEN 978 30.3 TYPISCHE VERBINDUNGEN
- NULLMODEM 979 30.4 UNIVERSAL ASYNCHRONOUS RECEIVER AND TRANSMITTER -
UART 982 30.4.1 ANSCHLUESSE UND SIGNALE 982 30.4.2 AUFBAU UND
FUNKTIONSWEISE 986 30.4.3 REGISTER UND PROGRAMMIERUNG 989 31 PCMCIA UND
CARD-BUS 999 31.1 GRUNDSAETZLICHE FUNKTIONSWEISE UND AUFBAU 999 31.2
CARD- UND SOCKET-SERVICES 1001 31.3 CARD INFORMATION STRUCTURE - CIS
1006 31.4 CONFIGURATION-REGISTER 1008 31.5 ANSCHLUSSBELEGUNG 1008 * 31.6
CARD-BUS 1011 33 UNIVERSAL SERIAL BUS 1015 32.1 ANSCHLUESSE UND SIGNALE
1017 32.2 IDENTIFIZIERUNG UND KOMMUNIKATION 1019 I, 32.3 PAKETE UND
TRANSFERS 1021 V 32.4 USB 2.0 1023 33 FIREWIRE 1025 33.1 ARCHITEKTUR
UND TOPOLOGIE 1025 - 33.2 PROTOKOLL 1027 ? , 33.3 CONTROLLER UND PHY
1029 34 LOKALE NETZWERKE 1033 1 34.1 NETZTOPOLOGIEN 1033 H 34.1.1
BUSTOPOLOGIE 1035 C 34.1.2 RINGTOPOLOGIE 1035 AR 34.1.3 STERNTOPOLOGIE
1035 UE 34.2 ZUGRIFFSVERFAHREN 1036 * 34.2.1 CSMA/CD 1036 - R
34.2.2 TOKEN-PASSING 1038 34.2.3 TOKEN-BUS 1039 XVI INHALTSVERZEICHNIS
35 34.2.4 LOOBASEVG-ANY-LAN 1039 34.2.5 ASYNCHRONOUS TRANSFER MODE 1040
34.3 KOPPLUNGSELEMENTE FUER NETZWERKE 1040 34.3.1 DAS OSI-SCHICHTENMODELL
1041 34.3.2 REPEATER 1043 34.3.3 HUBS 1043 34.3.4 SWITCHES 1043 34.3.5
BRIDGES 1044 34.3.6 ROUTER 1045 34.3.7 BROUTER 1045 34.3.8 GATEWAYS 1045
34.4 TOKEN-RING 1046 34.5 FDDI UND CDDI 1047 34.6 ETHERNET 1049 34.6.1
KOLLISIONSDOMAENEN UND MAXIMALE AUSDEHNUNGEN 1050 34.6.2 KUPFERBASIERTE
NETZWERKVERBINDUNGEN 1051 34.6.3 THICK-ETHERNET 1054 34.6.4 CHEAPERNET
ODER THIN-ETHERNET 1055 34.6.5 ETHERNET MIT TWISTED-PAIR-KABEL 1055
34.6.6 FAST-ETHERNET 1056 34.6.7 GIGABIT-ETHERNET 1059 34.6.8
LICHTWELLENLEITER 1064 34.6.9 10-GIGABIT-ETHERNET- 10GE 1069 34.7 AUFBAU
UND PROGRAMMIERUNG VON NETZWERKEINHEITEN 1071 34.7.1 ETHERNET IM
OSI-MODELL 1071 34.7.2 ETHERNET-FRAMES 1074 34.7.3 LAN-CONTROLLER 1076
34.7.4 PROGRAMMIERUNG 1083 34.8 BLUETOOTH UND WIRELESS LANS 1095 34.8.1
BLUETOOTH 1095 34.8.2 IEEE-WIRELESS LANS 1098 HARDWARE-PROGRAMMIERUNG
UNTER WINDOWS 1107 35.1 UEBERGANG VON DOS- ZU WINDOWS-PROGRAMMEN 1107
35.1.1 DER PORTBAUSTEIN 8255 1109 35.1.2 WINDOWS-PROGRAMM 1112 35.2
ERSTELLUNG VON DLLS 1114 35.2.1 A/D-UMSETZUNG 1119 35.2.2 DLLS FUER
32-BIT-BETRIEBSSYSTEME 1123 35.2.3 AUFRUF DER DLL MIT VISUAL BASIC 1125
35.2.4 AUFRUF DER DLL MIT DELPHI 1127 35.2.5 EIN PAAR WORTE ZU ASSEMBLER
1128 35.3 DIREKTER HARDWAREZUGRIFF UNTER WINDOWS NT 1129 35.3.1
WINDOWS-NT-I/O-TREIBER 1131 35.4 WINDOWS-PLUG&PLAY 1136 35.5
PROGRAMMIEREN MIT DEM WINDOWS DRIVER MODEL 1137 35.5.1 IO REQUEST
PACKETS 1139 35.5.2 DRIVER STACK 1140 35.5.3 INSTALLATION INFORMATION
FILE 1141 35.5.4 WDM-BEISPIELTREIBER 1143 INHALTSVERZEICHNIS XVII ANHANG
1157 A ASCII- UND TASTENCODES 1157 A.1 ASCII-TABELLE 1157 A.2
TASTENCODES (DEUTSCHE TASTATURBELEGUNG) 1160 GLOSSAR 1163
STICHWORTVERZEICHNIS 1215
|
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| author | Messmer, Hans-Peter Dembowski, Klaus 1957- |
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