Mikroprozessortechnik: Mikrocontroller, Signalprozessoren, Speicherbausteine und Systeme ; mit 26 Tabellen
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Wiesbaden
Vieweg
2003
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KLAUS WUEST MIKRO- PROZESSORTEC H N I K MIKROCONTROLLER,
SIGNALPROZESSOREN, SPEICHERBAUSTEINE UND SYSTEME MIT 174 ABBILDUNGEN UND
26 TABELLEN HERAUSGEGEBEN VON OTTO MILDENBERGER STUDIUM TECHNIK VIEWEG
VII INHALTSVERZEICHNIS 1 EINFUEHRUNG 1 1.1 GESCHICHTLICHE ENTWICKLUNG DER
MIKROPROZESSORTECHNIK 1 1.2 STAND UND ENTWICKLUNGSTEMPO DER
MIKROPROZESSORTECHNIK 3 1.3 GRUNDBESTANDTEILE EINES MIKRORECHNERSYSTEMS
4 1.4 AUFGABEN UND TESTFRAGEN 6 2 INFORMATIONSEINHEITEN UND
INFORMATIONSDARSTELLUNG 7 2.1 BITS, TETRADEN, BYTES UND WORTE 7 2.2 DIE
INTERPRETATION VON BITMUSTERN 8 2.3 ZAHLENSYSTEME 9 2.4 DIE BINAERE
DARSTELLUNG VON ZAHLEN 10 2.4.1 VORZEICHENLOSE GANZE ZAHLEN 11 2.4.2
VORZEICHENBEHAFTETE GANZE ZAHLEN (ZWEIERKOMPLEMENT-DARSTELLUNG) . . 11
2.4.3 FESTKOMMAZAHLEN 14 2.4.4 GLEITKOMMAZAHLEN 15 2.5 AUFGABEN UND
TESTFRAGEN 18 3 HALBLEITERBAUELEMENTE 19 3.1 DISKRETE
HALBLEITERBAUELEMENTE 19 3.1.1 DOTIERTE HALBLEITER 19 3.1.2 PN-UEBERGANG
IN EINER DIODE 19 3.1.3 BIPOLARE TRANSISTOREN 20 3.1.4
FELDEFFEKTTRANSISTOREN 24 3.2 INTEGRIERTE SCHALTKREISE (INTEGRATED
CIRCUITS) 25 3.2.1 ALLGEMEINES 25 3.2.2 SCHALTKREISFAMILIEN 27 3.2.3
TTL-BAUSTEINE 28 3.2.4 CMOS-BAUSTEINE 29 3.2.5 WEITERE
SCHALTKREISFAMILIEN 31 3.3 DIE HERSTELLUNG INTEGRIERTER SCHALTKREISE 31
3.3.1 GRUNDIDEEN, BEGRIFFE, BASISTECHNOLOGIEN 31 3.3.2 DIE HERSTELLUNG
VON SILIZIUMSCHEIBEN 32 3.3.3 OXIDMASKEN, LITHOGRAFIE 33 3.3.4 DOTIERUNG
34 3.3.5 DEPOSITIONSVERFAHREN, EPITAXIE, METALLISIERUNG 36 3.3.6
FUNKTIONSTEST UND MONTAGE DER CHIPS 38 VIII INHALTSVERZEICHNIS 3.4
AUFGABEN UND TESTFRAGEN 39 SPEICHERBAUSTEINE 41 4.1 ALLGEMEINE
EIGENSCHAFTEN 41 4.2 READ ONLY MEMORY (ROM) 44 4.2.1 MASKEN-ROM (MROM)
44 4.2.2 PROGRAMMABLE ROM (PROM) 45 4.2.3 ERASABLE PROM (EPROM) 46 4.2.4
EEPROM UND FLASH-SPEICHER 47 4.3 RANDOM ACCESS MEMORY (RAM) 48 4.3.1
STATISCHES RAM (SRAM) 48 4.3.2 DYNAMISCHES RAM (DRAM) 50 4.4
MAGNETORESISTIVES RAM UND FERROELEKTRISCHES RAM 60 4.5 AUFGABEN UND
TESTFRAGEN 62 EIN- UND AUSGABE 64 5.1 ALLGEMEINES 64 5.2
EINGABESCHALTUNG, AUSGABESCHALTUNG 64 5.3 EIN-/AUSGABE-STEUERUNG VON
BAUSTEINEN UND GERAETEN 66 5.3.1 AUFBAU VON BAUSTEINEN UND GERAETEN MIT
EIN-/AUSGABE-STEUERUNG . . 66 5.3.2 FALLBEISPIEL: DER PROGRAMMIERBARE
EIN-/AUSGABEBAUSTEIN 8255 . . . . 67 5.4 AUFGABEN UND TESTFRAGEN 68
SYSTEMBUS UND ADRESSVERWALTUNG 69 6.1 BUSAUFBAU 69 6.1.1 WARUM EIN BUS?
69 6.1.2 OPEN-COLLECTOR-AUSGAENGE 70 6.1.3 TRISTATE-AUSGAENGE 71 6.1.4
BUSTREIBER 73 6.1.5 SYNCHRONE UND ASYNCHRONE BUSSE 74 6.1.6 BUSDESIGN 75
6.1.7 BUSVERGABE BEI MEHREREN BUSMASTERN 76 6.2 BUSANSCHLUSS UND
ADRESSVERWALTUNG 77 6.2.1 ALLGEMEINES 77 6.2.2 ADRESSDEKODIERUNG 78
6.2.3 SPEICHERBEZOGENE E/A-ADRESSIERUNG 83 6.2.4 ISOLIERTE
E/A-ADRESSIERUNG 83 6.3 BIG-ENDIAN- UND LITTLE-ENDIAN-BYTEORDNUNG 84 6.4
AUFGABEN UND TESTFRAGEN 85 EINFACHE MIKROPROZESSOREN 86 7.1 DIE
ABARBEITUNG DES MASCHINENCODES 86 7.2 INTERNER AUFBAU EINES
MIKROPROZESSORS 87 7.2.1 REGISTERSATZ 88 7.2.2 STEUERWERK 89 7.2.3
OPERATIONSWERK (RECHENWERK) 91 7.2.4 ADRESSWERK 94 INHALTSVERZEICHNIS IX
7.2.5 SYSTEMBUS-SCHNITTSTELLE 97 7.3 PROGRAMMIERUNG VON MIKROPROZESSOREN
98 7.3.1 MASCHINENBEFEHLSSATZ 98 7.3.2 MASCHINENCODE UND
MASCHINENPROGRAMME 99 7.3.3 ASSEMBLERSPRACHE UND COMPILER 101 7.3.4
INSTRUCTION SET ARCHITECTURE 102 7.4 FALLBEISPIEL: MOTOROLA 6800 103
7.4.1 UEBERSICHT 103 7.4.2 ANSCHLUSSLEITUNGEN 103 7.4.3 INTERNER AUFBAU
104 7.4.4 BEFEHLSSATZ 105 7.4.5 PROGRAMMIERUNG 106 7.5 FALLBEISPIEL:
INTEL 8086 108 7.5.1 ADRESSBILDUNG UND SPEICHERSEGMENTIERUNG 109 7.5.2
INTERRUPTKONZEPT UND BETRIEBSSYSTEM-ANBINDUNG 110 7.5.3 SYSTEMSTART 113
7.5.4 ADRESSPUFFERUNG, BUSCONTROLLER, PREFETCH QUEUE, WORTAUSRICHTUNG
. 113 7.5.5 DER INTEL 8088 115 7.6 ERGAENZUNG: HILFSSCHALTUNGEN 115
7.6.1 TAKTGENERATOR 115 7.6.2 EINSCHALTVERZOEGERUNG 116 7.7 AUFGABEN UND
TESTFRAGEN 116 8 BESONDERE BETRIEBSARTEN 119 8.1 DAS PROBLEM DER
ASYNCHRONEN SERVICE-ANFORDERUNGEN 119 8.2 DAS INTERRUPTKONZEPT 120 8.2.1
INTERRUPT-BEHANDLUNGSROUTINEN 120 8.2.2 AUFSCHALTUNG UND PRIORISIERUNG
VON INTERRUPTS 121 8.2.3 VEKTORISIERUNG UND MASKIERUNG VON INTERRUPTS,
INTERRUPT-CONTROLLER 122 8.3 AUSNAHMEN (EXCEPTIONS) 124 8.4 DIRECT
MEMORY ACCESS (DMA) 125 8.5 AUFGABEN UND TESTFRAGEN 126 9
SPEICHERVERWALTUNG 127 9.1 VIRTUELLER SPEICHER UND PAGING 127 9.2
SPEICHERSEGMENTIERUNG 131 9.3 CACHING 134 9.3.1 WARUM CACHES? 134 9.3.2
STRUKTUREN UND ORGANISATIONSFORMEN VON CACHES 137 9.3.3
ERSETZUNGSSTRATEGIEN 141 9.3.4 AKTUALISIERUNGSSTRATEGIEN 141 9.4
FALLSTUDIE: INTEL PENTIUM 4 (IA-32-ARCHITEKTUR) 143 9.4.1
PRIVILEGIERUNGSSTUFEN 143 9.4.2 SPEICHERSEGMENTIERUNG, SELEKTOREN UND
DESKRIPTOREN 144 9.4.3 PAGING 148 INHALTSVERZEICHNIS 9.4.4 KONTROLLE VON
E/A-ZUGRIFFEN 151 9.4.5 CACHES 151 9.4.6 DER AUFBAU DES MASCHINENCODES
151 9.5 AUFGABEN UND TESTFRAGEN 154 10 RISC-TECHNOLOGIE 156 10.1
CISC-PROZESSOREN 156 10.2 RISC-PROZESSOREN 157 10.2.1 DER REGISTERSATZ
VON RISC-PROZESSOREN 158 10.2.2 BEFEHLS-PIPELINING 159 10.3 SUPERSKALARE
ARCHITEKTUREN 165 10.3.1 PARALLELITAET 165 10.3.2 AUSFUEHRUNG IN
GEAENDERTER REIHENFOLGE 168 10.3.3 REGISTER-UMBENENNUNG 170 10.3.4
PIPELINE-LAENGE, SPEKULATIVE AUSFUEHRUNG 171 10.3.5 VLIW-PROZESSOREN 172
10.3.6 FALLBEISPIEL: INTEL PENTIUM 4 172 10.3.7 FALLBEISPIEL: IA-64 UND
ITANIUM-PROZESSOR 176 10.4 AUFGABEN UND TESTFRAGEN 181 11 SINGLE
INSTRUCTION MULTIPLE DATA (SIMD) 182 11.1 GRUNDLAGEN 182 11.2
FALLBEISPIEL: SIMD BEIM PENTIUM 4 183 11.2.1 DIE MMX-EINHEIT 184 11.2.2
DIE SSE- UND DIE SSE2-EINHEIT 187 11.3 AUFGABEN UND TESTFRAGEN 189 12
MIKROCONTROLLER 190 12.1 ALLGEMEINES 190 12.2 TYPISCHE BAUGRUPPEN VON
MIKROCONTROLLERN 191 12.2.1 MIKROCONTROLLERKERN (CORE) 191 12.2.2
BUSSCHNITTSTELLE 192 12.2.3 PROGRAMMSPEICHER 192 12.2.4 DATENSPEICHER
193 12.2.5 EIN-/AUSGABESCHNITTSTELLEN (INPUT/OUTPUT-PORTS) 193 12.2.6
ZAEHLER/ZEITGEBER (COUNTER/TIMER) 194 12.2.7 ANALOGE SIGNALE 199 12.2.8
INTERRUPT-SYSTEM 201 12.2.9 KOMPONENTEN ZUR DATENUEBERTRAGUNG 202 12.2.10
BAUSTEINE FUER DIE BETRIEBSSICHERHEIT 204 12.2.11 STROMSPAR-BETRIEBSARTEN
206 12.3 PROGRAMMENTWICKLUNG 206 12.4 FALLBEISPIEL: INFINEON C167 210
12.4.1 KERN 211 12.4.2 SPEICHERORGANISATION UND BUSSCHNITTSTELLE 214
12.4.3 KOMMUNIKATIONSSCHNITTSTELLEN 215 12.4.4 ZEITGEBER/ZAEHLER-,
CAPTURE/COMPARE- UND PWM-EINHEITEN 216 INHALTSVERZEICHNIS XI 12.4.5
INPUT/OUTPUT-PORTS UND ANALOG-DIGITAL-WANDLER 218 12.4.6 INTERRUPTSYSTEM
UND PEC 219 12.4.7 OSZILLATOR, ENERGIE-MANAGEMENT UND
SICHERHEITSEINRICHTUNGEN 222 12.4.8 XC167CI 224 12.5 AUFGABEN UND
TESTFRAGEN 224 13 DIGITALE SIGNALPROZESSOREN 225 13.1 DIGITALE
SIGNALVERARBEITUNG 225 13.2 ARCHITEKTURMERKMALE 228 13.2.1 KERN 228
13.2.2 PERIPHERIE 231 13.3 FALLBEISPIEL: DIE MOTOROLA DSP568OO-FAMILIE
231 13.3.1 KERN DER DSP56800 232 13.3.2 DSP-PERIPHERIE AM BEISPIEL DES
DSP56F801 236 13.4 AUFGABEN UND TESTFRAGEN 237 LOESUNGEN ZU DEN AUFGABEN
UND TESTFRAGEN 238 LITERATURVERZEICHNIS 248 SACHWORTVERZEICHNIS 251 |
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