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Rechnerstrukturen: Grundlagen der Technischen Informatik ; mit 37 Tabellen

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Bibliographische Detailangaben
1. Verfasser:	Möller, Dietmar 1947- (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	Berlin [u.a.] Springer 2003
Schriftenreihe:	Springer-Lehrbuch
Schlagworte:	Technische Informatik Computerarchitektur
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Beschreibung:	XVI, 381 S. Ill., graph. Darst.
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adam_text	INHALTSVERZEICHNIS VORWORT . V EINLEITUNG . IX INHALTSVERZEICHNIS . XIII 1 GRUNDLAGEN DER INFORMATIONSDARSTELLUNG UND INFORMATIONSVERARBEITUNG. 1 1.1 INFORMATION UND SIGNAL . 1 1.2 DER NACHRICHTENTECHNISCHE INFORMATIONSBEGRIFF . 12 1.3 DER INFORMATIONSBEGRIFF NACH SHANNON . 15 1.4 RECHNERARITHMETIK . 20 1.4.1. ZAHLENDARSTELLUNGEN . 20 1.4.2 KOMPLEMENTDARSTELLUNGEN . 25 1.4.3 DARSTELLUNG GANZER ZAHLEN . 28 1.5 GRUNDLAGEN DER CODIERUNG . 34 1.5.1 LINEARE CODES . 37 1.5.2 ZYKLISCHE CODES . 39 2 LOKALE GRUNDKONZEPTE ELEMENTARER SCHALTUNGEN MIT TRANSISTOREN UND INTEGRIERTEN SCHALTKREISEN . 41 2.1 TRANSISTOR GRUNDLAGEN . 41 2.1.1 BIPOLARE TRANSISTOREN ALS DIGITALELEKTRONISCHE SCHALTER . 41 2.1.2 REALISIERUNG VON LOGIKFUNKTIONEN IN BIPOLARER TECHNIK . 44 2.1.3 SIGNALPEGEL DES DIGITALELEKTRONISCHEN SCHALTERS . 45 2.1.4 UNIPOLARE TRANSISTOREN . 48 2.2 KIPPSCHALTUNGEN . 49 2.3 OPERATIONSVERSTAERKER . 59 2.3.1 GRUNDLAGEN . 59 2.3.2 KENNGROESSEN DES OPERATIONSVERSTAERKERS . 60 2.4 ANALOG-DIGITAL-WANDLER . 67 2.4.1 PARALLEL-WANDLER-VERFAHREN . 71 2.5 DIGITAL-ANALOG-WANDLER . 75 XIV INHALTSVERZEICHNIS 3 LOKALE UND GLOBALE GRUNDKONZEPTE FUER SCHALTNETZE UND SCHALTWERKE . 79 3.1 BOOLESCHE ALGEBRA . 79 3.1.1 DIE GRUNDGESETZE DER BOOLESCHEN ALGEBRA . 79 3.1.2 BESCHREIBUNG ELEMENTARER VERKNUEPFUNGSGLIEDER AUF GRUNDLAGE DER BOOLESCHEN ALGEBRA . 82 3.1.3 SCHALTALGEBRAISCHE BEHANDLUNG BOOLESCHEN VARIABLEN . 86 3.1.4 MINIMIERUNG BOOLESCHER FUNKTIONEN . 90 3.1.5 DAS MINIMIERUNGSVERFAHREN NACH KAMAUGH-VEIT . 91 3.1.6 DAS MINIMIERUNGSVERFAHREN NACH QUINE-MC-CLUSKY . 100 3.2 BINAERE SCHALTNETZE . 103 3.3 BINAERE SCHALTWERKE . 105 3.3.1 SYNCHRONE SCHALTWERKE . 106 3.4 SPEZIELLE SCHALTNETZE UND SCHALTWERKE . 122 3.4.1 DATENPFADE UND DATENTORE . 122 3.4.2 REGISTER UND ZAEHLER . 126 3.4.3 SPEICHERSYSTEME . 134 4 LOKALE UND GLOBALE GRUNDKONZEPTE FUER PROZESSOREN . 147 4.1 EINLEITUNG . 147 4.2 BUSSYSTEM . 151 4.3 SCHICHTENMODELL . 157 4.4 ARITHMETISCH LOGISCHE EINHEIT (ALU) . 163 4.5 GRUNDSTRUKTUR DES STEUERWERKS . 179 5 ORGANISATIONSPRINZIP DES VON-NEUMANN-RECHNERS ALS GLOBALES GRUNDKONZEPT FUER RECHNERSTRUKTUREN . 187 5.1 EINFUEHRUNG . 187 5.2 KLASSIFIKATION VON RECHNERN . 198 5.2.1 KLASSIFIKATION NACHFLYNN . 199 5.2.2 DAS ERLANGER KLASSIFIKATIONSSCHEMA (ECS) . 200 5.2.3 TAXONOMIE NACH GILOI . 206 5.3 GRUNDLAGEN DES RECHNERENTWURFS . 210 5.3.1 LEISTUNGSBEWERTUNG . 211 5.3.2 VERLAESSLICHKEITSBEWERTUNG . 214 5.3.3 ZUSAETZLICHE SYSTEMANFORDERUNGEN FUER DEN RECHNERENTWURF . 217 5.3.4 GESTALTUNGSGRUNDSAETZE BEIM RECHNERENTWURF . 217 5.3.5 RECHNERENTWURF. . 219 5.4 VERFAHREN ZUR RECHNERBEWERTUNG . 227 5.4.1 BEWERTUNG DER LEISTUNGSFAEHIGKEIT . 227 5.5 NON-VON-NEUMANN-ARCHITEKTUREN . 239 5.5.1 RISC-ARCHITEKTUR . 239 5.5.2 HARVARD ARCHITEKTUR . 244 5.5.3 SUPERSKALARE ARCHITEKTUR . 247 5.5.4 MULTIPROZESSOR-SYSTEME . 249 INHALTSVERZEICHNIS XV 6 PROGRAMMIERBARE LOGIKBAUSTEINE . 253 6.1 GRUNDLAGEN PROGRAMMIERBARER LOGIKBAUSTEINE . 253 6.1.1 BAUSTEINFAMILIEN . 253 6.1.2 KRITERIEN ZUR BAUSTEINAUSWAHL . 258 6.1.3 KRITERIEN ZUR BAUSTEINAUSWAHL . 260 6.2. PROGRAMMIERBARE LOGIKBAUSTEINE . 263 6.2.1 PROGRAMMIERBARE LOGIKBAUSTEINE MIT PROGRAMMIERBARER UND-ODER-MATRIX . 263 6.2.2 PROGRAMMIERBARE ARRAY LOGIKBAUSTEINE (PAL) . 263 6.2.3 HARDWARE ARRAY LOGIKBAUSTEINE (HAL) . 265 6.2.4 GENERISCHE ARRAY LOGIKBAUSTEINE (GAL) . 265 6.2.5 ANWENDER PROGRAMMIERBARE LOGIK ARRAY BAUSTEINE (FPLA) . 279 6.2.6 PROGRAMMIERBARE NUR-LESE-SPEICHER (PROM) . 279 6.3 PROGRAMMIERBARE LOGIKBAUSTEINE MIT KOMPLEXEN VERBINDUNGS STRUKTUREN . 280 6.3.1 COMPLEXE PROGRAMMIERBARE LOGIKBAUSTEINE (CPLD) . 280 6.3.2 ANWENDER PROGRAMMIERBARE GATE-ARRAY LOGIKBAUSTEINE (FPGA). 284 6.4 LOGIKHARDWAREENTWURF EINER FPGA BASIERTEN CPU . 293 6.4.1 BESCHREIBUNG DER REGISTER . 295 6.4.2 STEUERWERK . 302 6.5 FUSE-TECHNOLOGIE BEI PROGRAMMIERBAREN LOGIKBAUSTEINEN . 305 6.5.1 FUSIBLE-LINK-TECHNOLOGIE PROGRAMMIERBARER LOGIKBAUSTEINE . 306 6.5.2 EPROM-TECHNOLOGIE PROGRAMMIERBARER LOGIKBAUSTEINE . 307 6.5.3 ANTIFUSE-TECHNOLOGIE PROGRAMMIERBARER LOGIKBAUSTEINE . 308 6.5.4 ELEKTRISCHE KENNGROESSEN DER FUSE-TECHNOLOGIE . 309 7 VHDL ALS HARDWARE BESCHREIBUNGSSPRACHE . 311 7.1 EINLEITUNG . 311 7.2 VHDL . 316 7.2.1 AUFBAU EINER VHDL BESCHREIBUNG . 316 7.2.2 ENTWURFSICHTEN EINER VHDL BESCHREIBUNG . 319 7.2.3 ENTWURFEBENEN IN EINER VHDL BESCHREIBUNG . 324 7.3 VHDL SPRACHELEMENTE . 327 7.4 STRUKTURALER AUFBAU DER SYNTAX DES VHDL-MODELLS . 330 7.5 VHDL-ANWEISUNGEN ZUR MODELLIERUNG . 333 7.6 OPERATOREN ZUR VERHALTENBESCHREIBUNG IN VHDL . 335 7.7 ATTRIBUTE IN VHDL MODELLEN . 336 7.8 NEBENLAEUFIGE ANWEISUNGEN IN VHDL MODELLEN . 338 7.9 SEQUENTIELLE ANWEISUNGEN IN VHDL MODELLEN . 339 7.10 FUNKTIONEN UND PROZEDUREN IN VHDL MODELLEN . 342 7.11 OBJEKTKONZEPT IN VHDL MODELLEN . 344 7.12 SIMULATIONSKONZEPT IN VHDL . 345 8 EINGEBETTETE SYSTEME . 347 8.1 EINLEITUNG . 347 8.2 ARCHITEKTUR EINGEBETTETER SYSTEME . 350 8.3 EMBEDDED CONTROL . 351 XVI INHALTSVERZEICHNIS 8.3.1 EINLEITUNG . 351 8.3.2 EMBEDDED PC . 353 8.3.3 ENTWURF EINER EMBEDDED FUZZY PROZESSOR EINHEIT . 356 8.4 HARDWARE-SOFTWARE CO-DESIGN . 362 LITERATUR . 367 MONOGRAPHIEN . 367 BEITRAGSWERKE . 370 ZEITSCHRIFTENBEITRAEGE . 371 SACHVERZEICHNIS . 373
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