Entwicklung von CMOS-kompatiblen 50V-"Smart-Power"-Prozessen mit vollständiger dielektrischer Isolation auf BSOI- und lokalen SIMOX-Substraten:
Gespeichert in:
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|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Aachen
Shaker
2002
|
| Schriftenreihe: | Berichte aus der Elektrotechnik
|
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | Zugl.: Duisburg, Univ., Diss., 2001 |
| Beschreibung: | XVIII, 187 S. graph. Darst. |
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INHALTSVERZEICHNIS
FORMELZEICHEN
XI
ABKUERZUNGEN XVII
1
EINLEITUNG
1
1.1
YYSMART-POWER
"
.
1
1.2
DIELEKTRISCHE
ISOLATION
.
1
1.3
BCDMOS-PROZESS
MIT
LOKALER
DIELEKTRISCHER
ISOLATION
.
3
2
ISOLATIONSTECHNIKEN
IN
YYSMART-POWER
"
-PROZESSEN
5
2.1
SELBSTISOLATION
.
5
2.2 SPERRSCHICHTISOLATION
.
5
2.3
DIELEKTRISCHE
ISOLATION
.
9
2.3.1
HERSTELLUNG
VON
SIMOX-SUBSTRATEN
.
10
2.3.2
HERSTELLUNG
GEBONDETER
SOI-SUBSTRATE
(BSOI)
MIT
YYBURIED
LAYER
"
.
11
2.4 ZUSAMMENFASSUNG
.
13
3
YYTHICK
SOI
"
-HERSTELLUNGSPROZESS
14
3.1
EINLEITUNG
.
14
3.2 HERSTELLUNG
DER
SOI-SUBSTRATE
(SIMOX)
.
16
3.3
TRENCH-PROZESS
.
19
3.4 IMPLEMENTIERUNG
DER
BICMOS
UND
DMOS-BAUTEILE
(EIN-WANNEN-PROZESS)
.
23
3.5
PROZESSSIMULATION
.
27
3.5.1
KONVERTIERUNG
DES
YYTHICK
SIMOX
"
-PROZESSABLAUFES
IN
DIE
TECHNOLOGIESIMULATION
.
27
3.5.2
BAUELEMENTE
PARAMETER
.
28
3.6 REDUZIERUNG
DES
TEMPERATURBUDGETS
ZUR
ERZIELUNG
VON
HOEHERER
PACKUNGSDICHTE
UND
CMOS-KOMPATIBILITAET
ZU
EXISTIERENDEN
L5PM-BULK-PROZESSEN
(ZWEI-WANNEN-PROZESS)
.
30
3.7
KOMPATIBILITAET
DES
HERSTELLUNGSPROZESSES
FUER
UNTERSCHIEDLICHE
SOI-SUBSTRATE
.
34
3.8
ZUSAMMENFASSUNG
UND
BEWERTUNG
.
35
4
SUBSTRATEIGENSCHAFTEN
36
4.1
EINLEITUNG
.
36
4.2 TRENCH-TOPOLOGIE
.
36
4.3
ABSCHAETZUNG
DER
TRENCH-SEITENWANDDOTIERUNG
.
41
4.4
EIGENSCHAFTEN
DES
VERGRABENEN
OXIDS
IN
ABHAENGIGKEIT
VON
SIMOX-HERSTELLUNGSMODIFIKATIONEN
.
42
4.4.1
STANDARD-SIMOX-BEDINGUNGEN
.
42
4.4.2
EINFLUSS
VON
SAUERSTOFF-IMPLANTATIONSDOSIS
UND
SEQUENTIELLER
IMPLANTATION
.
43
4.4.3
SCHICHTDICKEN
VON
SI-FILM
UND
VERGRABENEM
OXID
BEI
SIMOX-SUBSTRATEN
.
45
4.5 DER
SCHICHTWIDERSTAND
DES
YYBURIED
LAYER
"
BEI
YYTHICK
SIMOX
"
-SUBSTRATEN
.
47
VM
INHALTSVERZEICHNIS
4.6
HERSTELLUNG
EINES
LOKALEN
VERGRABENEN
OXIDS
UND
DIE
AUSWIRKUNG
AUF
DIE
EPITAXIESCHICHT
.
49
4.7
DIELEKTRISCHE
EIGENSCHAFTEN
VON
YYTHICK
SIMOX
"
-
UND
BSOI-SUBSTRATEN
MIT
TRENCH-ISOLATION
.
52
4.7.1
TESTSTRUKTUREN
ZUR
ELEKTRISCHEN
CHARAKTERISIERUNG
VON
YYTHICK
SIMOX
"
-UND
BSOI-SUBSTRATEN
MIT
TRENCH-ISOLATION
.
52
4.7.2
DIELEKTRISCHE
CHARAKTERISIERUNG
UNTERSCHIEDLICHER
ISOLATIONSTYPEN
.
53
4.7.2.1
EINFLUSS
DER
GEOMETRIE
AUF
DAS
ISOLATIONSVERHALTEN
.
55
4.7.2.2
SPERRSTROMVERHALTEN
.
59
4.7.3
ABSCHAETZUNG
DER
WANNENKAPAZITAET
.
61
4.7.4
HOMOGENITAET
DES
VERGRABENEN
OXIDS
.
62
4.7.5
CHARAKTERISIERUNG
DES
GATEOXIDS
.
63
4.7.6
GRENZFLAECHENEIGENSCHAFTEN
DES
VERGRABENEN
OXIDS
UND
DER
TRENCHES
.
64
4.8
METHODEN
ZUR
CHARAKTERISIERUNG
THERMISCHER
EIGENSCHAFTEN
VON
SOI-BAUELEMENTEN
.
65
4.9
DEFEKTDICHTE
DES
SILIZIUM-FILMS
IN
YYTHICK
SIMOX
"
-
UND
BSOI-SUBSTRATEN
.
70
4.10
ZUSAMMENFASSUNG
UND
BEWERTUNG
.
70
5
THEORETISCHE
BETRACHTUNGEN
ZU
QUASIVERTIKALEN
LEISTUNGSTRANSISTOREN
DER
50V-KLASSE
73
5.1
KRITERIEN
ZUR
AUSWAHL
EINES
GEEIGNETEN
LEISTUNGSBAUELEMENTES
.:
.
73
5.2
KONSTRUKTION
UND
DIMENSIONIERUNG
DES
QUASIVERTIKALEN,
DOPPELT
DIFFUNDIERTEN
MOS-TRANSISTORS
(QVDMOS)
.
74
5.2.1
AUFBAU
DES
QVDMOS-TRANSISTORS
.
74
5.2.2
GRUNDSAETZLICHE
UEBERLEGUNGEN
ZUR
DIMENSIONIERUNG
TECHNOLOGISCHER
PARAMETER
DES
QVDMOS-TRANSISTORS
.
76
5.2.2.1
EPITAXIEDOTIERUNG
.
79
5.2.2.2
KANALDOTIERUNG
UND-LAENGE
.
80
5.2.2.3
EPITAXIE-SCHICHTDICKE
.
82
5.2.2.4
DIFFUNDIERTER
PN-UEBERGANG
.
83
5.2.2.5
DREIDIMENSIONALE
EFFEKTE
.
83
5.2.2.6
AUSWAHL
EINER
GEEIGNETEN
RANDSTRUKTUR
.
86
5.2.3
ELEKTRISCHE
SIMULATION
ZUR
ENTWICKLUNG
QUASIVERTIKALER
DMOS-TRANSISTOREN
.
89
5.2.3.1
ELEKTRISCHE
SIMULATION
ZUR
OPTIMIERUNG
DER
ZELL-ECKEN
DES
QVDMOS-TRANSISTORS
.
91
5.2.3.2
ELEKTRISCHE
SIMULATION
ZUR
SPANNUNGSFESTIGKEIT
DES
QUASIVERTIKALEN
DIMOS-TRANSISTORS
.
96
5.2.4
ANALYTISCHE
BETRACHTUNG
UND
OPTIMIERUNG
DES
SPEZIFISCHEN
EINSCHALTWIDERSTANDES
DES
QVDMOS-TRANSISTORS
.
100
5.2.5
NUMERISCHE
SIMULATION
ZUR
OPTIMIERUNG
DES
EINSCHALTWIDERSTANDES
EINES
QUASIVERTIKALEN
DMOS
TRANSISTORS
MIT
STREIFENZELLEN
.
108
5.3
ZUSAMMENFASSUNG
UND
BEWERTUNG
.
112
INHALTSVERZEICHNIS
_
K
6
EXPERIMENTELLE
OPTIMIERUNG
VON
QUASIVERTIKALEN
LEISTUNGSTRANSISTOREN
DER
50V-KLASSE
115
6.1
HERSTELLUNG
VON
LEISTUNGSTRANSISTOR-PROTOTYPEN
.
115
6.2
MESSKRITERIEN
.
117
6.3
EINFLUSS
VON
YYBURIED
LAYER
"
UND
ZELLSTRUKTUR
AUF
DEN
SPEZIFISCHEN
EINSCHALT
WIDERSTAND
DES
QVDMOS-TRANSISTORS
.
118
6.4
ABSTAND
DES
TRENCHES
VON
DER
SPERRSCHICHT
DES
DMOS-KANALS
UND
UEBERLAPPUNG
DES
VERGRABENEN
OXIDS
UEBER
TRENCH
.
122
6.5
OPTIMIERUNG
DER
INNEREN
QVDMOS-ZELLE
FUER
DAS
SPERRVERHALTEN
.
122
6.6
VERTIKALE
DMOS-TRANSISTOREN
.
126
6.7
OPTIMIERUNG
DER
RANDSTRUKTUR
VON
QUASIVERTIKALEN
DMOS-TRANSISTOREN
.
129
6.8
REDUZIERUNG
DER
SCHWELLENSPANNUNG
UND
DES
TEMPERATURBUDGETS
DURCH
IMPLEMENTIERUNG
DES
QUASIVERTIKALEN
DIMOS-TRANSISTORS
.
131
6.9 ZUSAMMENFASSUNG
UND
BEWERTUNG
.
135
7
ENTWICKLUNG
DER
CMOS
UND
BIPOLAR-TRANSISTOREN
IN
YYTHICK
SOI
"
-TECHNOLOGIE
137
7.1
EIN-WANNEN-PROZESS
.
137
7.1.1
EIGENSCHAFTEN
DER
CMOS-TRANSISTOREN
.
137
7.1.2
ERWEITERUNG
DER
SPANNUNGSFESTIGKEIT
DER
NMOS-TRANSISTOREN
.
141
7.1.3
HOCHVOLT-PMOS-TRANSISTOREN
.
143
7.1.4
BIPOLARTRANSISTOREN
.
144
7.1.4.1
KONSTRUKTION
DES
QUASIVERTIKALEN
NPN-TRANSISTORS
.
145
7.1.4.2
KONSTRUKTION
DES
LATERALEN
PNP-TRANSISTORS
.
148
7.1.5
SUBSTRATSPEZIFISCHE
DESIGNREGELN
IN
EIN-WANNEN-TECHNOLOGIE
.
153
7.2 DOPPEL-WANNEN-PROZESS
.
155
7.2.1
ERHOEHUNG
DER
PACKUNGSDICHTE
DURCH
EINFUEHRUNG
DES
DOPPEL-WANNEN-PROZESSES
.
155
7.2.2
EIGENSCHAFTEN
DER
CMOS-TRANSISTOREN
.
157
7.2.3
HOCHVOLT-PMOS-TRANSISTOREN
.
159
7.2.4
BIPOLARTRANSISTOREN
.
160
7.2.4.1
LATERALE
PNP-TRANSISTOREN
.
160
7.2.4.2
QUASIVERTIKALE
NPN-TRANSISTOREN
.
160
7.3
ZUSAMMENFASSUNG
.
161
7.3.1
EIN-WANNEN-PROZESS
.
161
7.3.2
DOPPEL-WANNEN-PROZESS
.
162
8
DEMONSTRATIONSSCHALTUNGEN
163
8.1
EINLEITUNG
.
163
8.2
MONOLITHISCH
INTEGRIERTE
50V-YYSMART-POWER
"
-
VOLLBRUECKENSCHALTUNG
IN
YYTHICK
SOI
"
-TECHNOLOGIE
.
166
8.3
9
BIT-DIGITAL/ANALOG-UMSETZER
.
170
8.4
BRUECKENGLEICHRICHTER
MIT
HOHER
STROMEFFIZIENZ
.
172
8.5
FAZIT
.
172
9
ZUSAMMENFASSUNG
UND
AUSBLICK
174
BIBLIOGRAPHIE
176 |
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| spelling | Weyers, Joachim Verfasser aut Entwicklung von CMOS-kompatiblen 50V-"Smart-Power"-Prozessen mit vollständiger dielektrischer Isolation auf BSOI- und lokalen SIMOX-Substraten Joachim Weyers Aachen Shaker 2002 XVIII, 187 S. graph. Darst. txt rdacontent n rdamedia nc rdacarrier Berichte aus der Elektrotechnik Zugl.: Duisburg, Univ., Diss., 2001 DMOS-FET (DE-588)4487701-8 gnd rswk-swf CMOS (DE-588)4010319-5 gnd rswk-swf Durchschlagfestigkeit (DE-588)4150895-6 gnd rswk-swf Smart-power-Bauelement (DE-588)4234779-8 gnd rswk-swf Dielektrische Schicht (DE-588)4194257-7 gnd rswk-swf SIMOX (DE-588)4297492-6 gnd rswk-swf (DE-588)4113937-9 Hochschulschrift gnd-content Smart-power-Bauelement (DE-588)4234779-8 s CMOS (DE-588)4010319-5 s Dielektrische Schicht (DE-588)4194257-7 s SIMOX (DE-588)4297492-6 s DMOS-FET (DE-588)4487701-8 s Durchschlagfestigkeit (DE-588)4150895-6 s DE-604 DNB Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009683673&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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