Architekturgesteuerte Abbildung von Datenpfadkomponenten auf SRAM-basierte FPGAs:
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Düsseldorf
VDI-Verl.
2001
|
| Ausgabe: | Als Ms. gedr. |
| Schriftenreihe: | Fortschritt-Berichte VDI
Reihe 20, Rechnerunterstützte Verfahren ; 339 |
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | Zugl.: Hannover, Univ., Diss. |
| Beschreibung: | X, 127 S. graph. Darst. |
| ISBN: | 318333920X |
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V
INHALTSVERZEICHNIS
1
EINFUEHRUNG
.
1
1.1
FPGA-ENTWURF
DIGITALER
SCHALTUNGEN
.
2
1.2
ZIELE
DER
ARBEIT
.
5
2
FELDPROGRAMMIERBARE
GATE
ARRAYS
.
7
2.1
AUFBAU
EINES
FPGAS
.
7
2.2
KOMMERZIELLE
FPGAS
.
9
2.2.1
ALTERA
FLEX8000
.
9
2.2.2
LUCENT
TECHNOLOGIES
ORCA2C
.
10
2.2.3
XILINX
XC3000
.
11
2.2.4
XILINX
XC4000
.
12
2.2.5
XILINX
XC5000
.
13
3
BEKANNTE
FPGA-ENT
WURFSVERFAHREN
.
15
3.1
BIBLIOTHEKSORIENTIERTER
ANSATZ
.
15
3.1.1
XMAP
.
15
3.1.2
MODULO
.
16
3.1.3
ANSATZ
VON
ISSHIKI
UND
DAI
.
17
3.2
SYNTHESEBASIERTER
ANSATZ
.
19
3.2.1
ANSATZ
VON
NASEER,
BALAKRISHNAN
UND
KUMAR
.
19
3.2.2
DP_GEN
.
20
3.3
MODULGENERATORANSATZ
.
22
3.3.1
MAKROGEN
.
22
3.3.2
FRADL
.
23
3.3.3
PARAMOG
.
24
3.3.4
XILINX
X-BLOX
.
25
3.4
BEWERTUNG
.
26
3.5
ANFORDERUNGEN
AN
NEUE
ENTWURFSVERFAHREN
.
27
4
MODELLIERUNG
VON
LOGIKBLOCKARCHITEKTUREN
.
29
4.1
STAND
DER
TECHNIK
.
29
4.2
ALLGEMEINES
LOGIKMODELL
.
30
4.3
LOGIKBLOCKGRUNDTYPEN
.
32
4.3.1
EINSTUFIGE
LOGIKBLOCKARCHITEKTUR
.
33
4.3.2
ZWEISTUFIGE
LOGIKBLOCKARCHITEKTUR
.
33
4.3.3
BESCHREIBUNG
KOMMERZIELLER
FPGAS
.
34
5
ABBILDUNG
VON
DATENPFADKOMPONENTEN
.
35
5.1
ADDIERER
UND
SUBTRAHIERER
.
36
5.1.1
RIPPLE-CARRY-ADDIERER
.
36
5.1.2
HIERARCHISCHER
CARRY-LOOKAHEAD-ADDIERER
.
38
5.1.3
ERGEBNISSE
.
42
VI
5.2
MULTIPLIZIERER
.
44
5.2.1
PEZARIS-ARRAY-MULTIPLIZIERER
.
45
5.2.2
MODIFIED-BOOTH-ARRAY-MULTIPLIZIERER
.
55
5.2.3
ERGEBNISSE
.
60
5.3
MULTIPLEXER
.
67
5.3.1
LOGISCHE
STRUKTUR
.
67
5.3.2
MAPPING
.
69
5.3.3
DEKOMPOSITION
.
74
5.3.4
PLAZIERUNG
.
74
5.3.5
ERGEBNISSE
.
75
5.4
WEITERE
KOMPONENTEN
.
78
5.4.1
DEMULTIPLEXER
UND
DEKODER
.
78
5.4.2
WAHRHEITSTABELLEN
UND
ROMS
.
79
5.4.3
KOMBINATORISCHE
SCHIEBEREGISTER
.
80
6
FLOORPLANNING
FIIR
FPGA-ARCHITEKTUREN
.
83
6.1
EINFUEHRUNG
.
83
6.2
MODELL
EINES
FLOORPLANS
.
84
6.3
DATENSTRUKTUR
.
86
6.4
BEWERTUNGSFUNKTION
.
87
6.4.1
BUSLAENGEN
.
88
6.4.2
FORM
.
89
6.4.3
VERDRAHTUNGSFLAECHE
.
90
6.5
VERFAHREN
ZUR
ERSTELLUNG
EINES
FLOORPLANS
.
91
6.5.1
UEBERBLICK
.
91
6.5.2
AUSWAHL
DES
VERFAHRENS
.
93
6.5.3
KONSTRUKTIVER
ALGORITHMUS
.
94
6.5.4
OPTIMIERUNG
DURCH
GENETISCHEN
ALGORITHMUS
.
96
6.5.5
ZUWEISUNG
DER
IO-BLOECKE
.
100
6.6
BEISPIELE
.
100
7
ABBILDUNG
VON
RTL-SCHALTUNGSBESCHREIBUNGEN
AUF
FPGAS
.
102
7.1
UEBERSICHT
.
102
7.2
EXPERIMENTALSYSTEM
MOZART
.103
7.2.1
LOGIKABBILDUNG
.103
7.2.2
PARTITIONIERUNG
.
105
7.2.3
DATENFLUSS
DES
GESAMTSYSTEMS
MOZART
.
106
7.3
ERGEBNISSE
.
107
7.3.1
BEWERTUNGSKRITERIEN
.
108
7.3.2
BEISPIELSCHALTUNGEN
.
108
7.3.3
RESSOURCENBEDARF
.
109
VN
7.3.4
SIGNALVERZOEGERUNG
.
111
7.3.5
IMPLEMENTIERUNGSZEIT
.
111
7.4
BEWERTUNG
UND
AUSBLICK
.113
8
ZUSAMMENFASSUNG
.115
ANHANG
.
118
A
BINAERE
BAEUME
.
118
B
DATENBANK
DESIGN
.
119
LITERATURVERZEICHNIS
.
120 |
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