Speicherarchitekturen für parallele Bildverarbeitungsprozessoren mit integriertem DRAM:
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| Format: | Book |
| Language: | German |
| Published: |
Düsseldorf
VDI-Verl.
2001
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| Edition: | Als Ms. gedr. |
| Series: | Fortschritt-Berichte VDI
Reihe 10, Angewandte Informatik ; 658 |
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| Online Access: | Inhaltsverzeichnis |
| Item Description: | Zugl.: Hannover, Univ., Diss., 2000 |
| Physical Description: | XIII, 161 S. graph. Darst. |
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INHALTSVERZEICHNIS
VORWORT
.
III
INHALTSVERZEICHNIS
.
V
ABKUERZUNGEN
.
VIII
FORMELZEICHEN
.
X
KURZFASSUNG
.
XII
ABSTRACT
.
XIII
1
EINLEITUNG
.
1
1.1
ZIELE
DER
ARBEIT
.
2
1.2
AUFBAU
DER
ARBEIT
.
3
2
EINFUEHRUNG
IN
DIE
PARALLELE
VIDEOSIGNALVERARBEITUNG
.
5
2.1
BILDERFASSUNG
.
6
2.2
VORVERARBEITUNG
.
7
2.3
BLOCKBASIERTE
VIDEOCODIERUNG
.
9
2.4
STRATEGIEN
ZUR
PARALLEL
VERARBEITUNG
.
10
2.4.1
PARALLELVERARBEITUNG
DURCH
PIPELINING
.
13
2.4.1.1
BEISPIEL
FUER
DIE
PARALLELVERARBEITUNG
DURCH
PIPELINING
.
15
2.4.2
PARALLELVERARBEITUNG
AUF
DATENEBENE
.
16
2.4.2.1
BEISPIELE
FUER
DIE
PARALLELVERARBEITUNG
AUF
DATENEBENE
.
17
2.5
BEWERTUNG
DER
PARALLELISIERUNGSTRATEGIEN
FUER
DIE
VIDEOSIGNALVERARBEITUNG
.
21
3
ARCHITEKTUREN
DIGITALER
BILDVERARBEITUNGSRECHNER
.
23
3.1
KLASSIFIKATION
VON
RECHNERARCHITEKTUREN
.
23
3.1.1
KOPROZESSORARCHITEKTUREN
.
24
3.1.1.1
DER
VIDEOSIGNALPROZESSOR
AXPE
.
25
3.1.2
SIMD-PARALLELE
ARCHITEKTUREN
.
26
3.1.3
MIMD-BASIERTE
MULTIPROZESSORSYSTEME
.
28
3.2
LEISTUNGSFAEHIGKEIT
SEQUENTIELLER
UND
PARALLELER
ARCHITEKTUREN
.
30
3.3
HIERARCHISCHE
SPEICHERARCHITEKTUREN
.
32
3.3.1
ORGANISATION
VON
CACHES
.
35
3.3.1.1
BLOCKPLAZIERUNG
UND
ASSOZIATIVITAET
.
35
3.3.1.2
ERSETZUNGSSTRATEGIEN
.
37
3.3.1.3
SCHREIBSTRATEGIEN
.
37
3.3.2
CACHES
IN
MULTIPROZESSORSYSTEMEN
.
37
3.3.2.1
DIRECTORY-BASIERTE
CACHE-KOHAERENZPROTOKOLLE
.
38
3.3.2.2
SNOOPING-PROTOKOLLE
ZUR
KOHAERENZSICHERUNG
.
38
3.3.2.3
SUBBLOCK-CACHES
.
39
3.3.3
PERFORMANCE-BEUTTEILUNG
VON
CACHE-SPEICHERN
.
39
3.3.4
REALISIERUNGSDATEN
AUSGEWAEHLTER
EIN-
UND
MEHRPROZESSOR-CACHES
.
40
3.4
BILDSPEICHERREALISIERUNG
.
42
3.4.1
SPEICHER-INTERFACES
VON
DRAM-BAUSTEINEN
.
42
3.4.1.1
SYNCHRONES
DRAM
.
43
3.4.1.2
SYNCHRONES
RDRAM
UND
DDR-SDRAM
.
45
3.4.2
SPEICHERANFORDERUNGEN
VON
BILDVERARBEITUNGSRECHNEM
UND
IHRE
REALISIERUNG
IN
AKTUELLEN
TECHNOLOGIEN
.
46
3.4.3
BILDSPEICHERUNG
IN
AUF
DEM
SCHALTKREIS
INTEGRIERTEM
DRAM
.
47
3.4.4
BEISPIELE
FUER
PROZESSORDESIGNS
MIT
INTEGRIERTEM
DRAM
.
48
3.5
SYSTEMREALISIERUNG
.
51
3.5.1
ANWENDUNGSSPEZIFISCHE
INTEGRIERTE
SCHALTUNG
.
53
3.5.2
MULTICHIPMODUL
.
54
3.5.3
GROSSFLAECHIG
INTEGRIERTE
SCHALTUNG
.
55
4
KONZEPTIONIERUNG
VON
SPEICHERARCHITEKTUREN
AUF
BASIS
VON
INTEGRIERTEN
DYNAMISCHEN
SPEICHERN
.
58
4.1
SKALIERBARE
MULTIPROZESSORSPEICHERARCHITEKTUREN
UND
IHRE
EIGNUNG
FUER
EINE
REDUNDANTE
SYSTEMAUSLEGUNG
.
59
4.1.1
CACHE-BASIERTE
SPEICHERARCHITEKTUR
.
60
4.1.2
SPEICHERARCHITEKTUR
AUF
BASIS
EINES
CROSSBAR-NETZWERK
.
61
4.1.3
SPEICHERARCHITEKTUR
MIT
VERTEILTEM
SPEICHER
.
62
5
ARCHITEKTUR
DER
ENTWORFENEN
SYSTEMKOMPONENTEN
.
65
5.1
VIDEOEIN-UND-AUSGANGSSCHNITTSTELLEN
.
65
5.1.1
REALISIERUNG
DER
VIDEOEINGANGSSCHNITTSTELLE
.
67
5.1.2
REALISIERUNG
DER
VIDEOAUSGANGSSCHNITTSTELLE
.
69
5.2
BILDSPEICHERREALISIERUNG
BEI
VERWENDUNG
VON
INTEGRIERTEN
DYNAMISCHEN
SPEICHERN
.
71
5.3
VIDEODATENTRANSFER
ZWISCHEN
PROZESSOR
UND
BILDSPEICHER
.
75
5.3.1
SPEICHERARCHITEKTUR
CMP
.
76
5.3.1.1
REALISIERUNG
DES
MULTIPROZESSOR-CACHE
.
78
5.3.2
SPEICHERARCHITEKTUR
VDMP
.
83
5.3.2.1
BLOCKORIENTIERTES
DATENZUGRIFFSCHEMA
.
83
5.3.2.2
ORGANISATION
DES
BILDSPEICHERS
.
86
VI
5.3.2.3
REALISIERUNG
DES
TRANSFERCONTROLERS
.
91
5.4
HOSTANBINDUNG
.
92
5.4.1
BOOTEN
DER
PROZESSOREN
.
92
5.4.2
HOSTKOMMUNIKATION
.
93
5.5
INTERPROZESSORKOMMUNIKATION
.
98
5.5.1
TOPOLOGIE
DES
VERBINDUNGSNETZWERKES
.
101
5.5.2
DIMENSIONIERUNG
DES
KOMMUNIKATIONSBUSSES
.
102
5.5.3
REALISIERUNG
DES
KOMMUNIKATIONS-INTERFACE
.
104
5.6
GESAMTDARSTELLUNG
DER
ENTWORFENEN
SPEICHERARCHITEKTUREN
.
106
6
VERGLEICH
DER
ABGELEITETEN
SPEICHERARCHITEKTUREN
UND
BEWERTUNG
DER
ERGEBNISSE
.
110
6.1
TRANSFERGESCHWINDIGKEIT
UND
LATENZZEIT
BEIM
SPEICHERZUGRIFF
.
110
6.1.1
LATENZZEIT
.
HO
6.1.2
TRANSFERGESCHWINDIGKEIT
.
115
6.1.2.1
SPEICHERARCHITEKTUR
CMP
.
115
6.1.2.2
SPEICHERARCHITEKTUR
VDMP
.
119
6.1.3
BEWERTUNG
.
121
6.2
SKALIERBARKEIT
.
123
6.2.1
SPEICHERARCHITEKTUR
CMP
.
123
6.2.2
SPEICHERARCHITEKTUR
VDMP
.
125
6.2.3
BEWERTUNG
.
127
6.3
BILDSPEICHERGROESSE
.
128
6.3.1
SPEICHERARCHITEKTUR
CMP
.
128
6.3.2
SPEICHERARCHITEKTUR
VDMP
.
129
6.3.3
BEWERTUNG
.
133
7
IMPLEMENTIERUNG
ALS
GROSSFLAECHIG
INTEGRIERTE
SCHALTUNG
UND
ANALYSE DER
HERSTELLUNGSKOSTEN
.
13S
7.1
SCHALTUNGSIMPLEMENTIERUNG
.
135
7.2
ANALYSE
UND
BEWERTUNG
DER
HERSTELLUNGSKOSTEN
.
139
8
ZUSAMMENFASSUNG
.
142
ANHANG
.
146
A
VIDEOCODIERUNG
NACH
DEN
VERFAHREN
H.263
UND
MPEG-2
.
146
B
PERFORMANCE
DES
VIDEOSIGNALPROZESSORS
AXPEL280
FUER
BLOCKBASIERTE
VIDEOCODIERUNGSVERFAHREN
.
151
LITERATURVERZEICHNIS
.
155
VII |
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| series2 | Fortschritt-Berichte VDI : Reihe 10, Angewandte Informatik |
| spelling | Herrmann, Klaus Verfasser aut Speicherarchitekturen für parallele Bildverarbeitungsprozessoren mit integriertem DRAM Klaus Herrmann Als Ms. gedr. Düsseldorf VDI-Verl. 2001 XIII, 161 S. graph. Darst. txt rdacontent n rdamedia nc rdacarrier Fortschritt-Berichte VDI : Reihe 10, Angewandte Informatik 658 Zugl.: Hannover, Univ., Diss., 2000 Blockcode (DE-588)4146024-8 gnd rswk-swf Dynamisches RAM (DE-588)4150935-3 gnd rswk-swf Mehrprozessorsystem (DE-588)4038397-0 gnd rswk-swf Datenspeicherung (DE-588)4332175-6 gnd rswk-swf Bildsignal (DE-588)4122924-1 gnd rswk-swf Benchmark (DE-588)4144457-7 gnd rswk-swf (DE-588)4113937-9 Hochschulschrift gnd-content Bildsignal (DE-588)4122924-1 s Blockcode (DE-588)4146024-8 s Mehrprozessorsystem (DE-588)4038397-0 s Dynamisches RAM (DE-588)4150935-3 s Datenspeicherung (DE-588)4332175-6 s Benchmark (DE-588)4144457-7 s DE-604 Fortschritt-Berichte VDI Reihe 10, Angewandte Informatik ; 658 (DE-604)BV000897204 658 DNB Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009397958&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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