Leiterbahnkonzept für hochfrequente integrierte Schaltungen:
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
1998
|
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INHALT
ABBILDUNGSVERZEICHNIS
.
V
TABELLENVERZEICHNIS
.
XI
ZUSAMMENFASSUNG
.
XIII
1.
0
EINLEITUNG
.
1
1.1
EINFUEHRUNG
IN
DIE
MIKROELEKTRONIK
.
1
1.2
UEBERBLICK
.
3
1.3
MEILENSTEINE
DER
MIKROELEKTRONIK
.
3
1.3.
1
HINTERGRUENDE
.
3
1.3.2
ENTWICKLUNG
DER
MATERIALIEN
UND
BAUELEMENTE
.
5
1.
3.
3
ZUKUENFTIGE
ENTWICKLUNG
DER
ICS
.
8
1.4
KONSEQUENZEN
FUER
DIE
METALLISIERUNG
.
10
2.
0
THEORIE
.
13
2.
1
AUSBREITUNG
HOCHFREQUENTER
SIGNALE
AUF
LEITUNGEN
.
13
2.
1.
1
DIE
VERLUSTLOSE
LEITUNG
.
13
2.
1.2
INTEGRALE
BETRACHTUNGSWEISE
.
15
2.
1.3
VERLUSTBEHAFTETE
LEITUNG
.
18
2.
1.4
SUBSTRATEINFLUESSE
UND
AUSBREITUNGSMODEN
.
21
II
INHALT
2.
2
BERECHNUNG
DER
LEITUNGSPARAMETER
.
25
2.2.1
KAPAZITAETSBERECHNUNG
.
26
2.
2.
2
ANALYTISCHE
NAEHERUNG
ZUR
KAPAZITAETSBERECHNUNG
.
27
2.
2.
3
BERECHNUNG
DER
INDUKTIVITAETSBELAEGE
.
31
2.
3
SILICON
ON
INSULATOR
-
SOI
.
33
2.
3.
1
SIMOX
UND
BESOI
.
35
3.
0
MODELLE
ZUR
SIGNALABSCHIRMUNG
.
37
3.
1
PROBLEMSTELLUNG
.
37
3.
2
LOESUNGSANSAETZE
.
39
3.
2.
1
KOPLANARE
LEITUNGSABSCHIRMUNG
.
40
3.
2.
2
KOAXIALE
LEITUNGSABSCHIRMUNG
.
41
3.
2.
3
ABSCHIRMUNG
MITTELS
MIKROSTREIFENLEITUNGEN
.
42
3.
3
TECHNOLOGISCHE
VORAUSSETZUNGEN
.
43
3.
4
AUSWAHL
EINER
METHODE
.
43
3.
4.
1
AUSFUEHRUNGSFORMEN
DER
MIKROSTREIFENLEITERTECHNIK
AUF
IC-EBENE
46
3.
5
MATERIALEINFLUESSE
.
52
4.
0
PROZESSTECHNIK
.
55
4.
1
ABSCHAETZUNGEN
ZUR
PROZESSIERUNG
.
55
4.
1.
1
IMPLANTIERTE
MASSEFLAECHE
.
57
4.
1.
2
ABHAENGIGKEIT
DER
KAPAZITAET
VON
DER
FREQUENZ
.
62
4.
1.
3
METALLISCHE
MASSEFLAECHE
.
65
4.2
GROUND
PLANE
PROZESSE
.
67
4.
2.
1
BESOI
WAFER
MIT
IMPLANTIERTER
GROUND
PLANE
.
68
4.
2.
2
BESOI
WAFER
MIT
METALLISCHER
GROUND
PLANE
.
69
4.
3
VERIFIKATION
DER
PROZESSTECHNIK
.
71
5.
0
ELEKTRISCHE
CHARAKTERISIERUNG
.
75
5.
1
TESTSTRUKTUREN
.
75
5.
1.
1
LEITUNGSLAYOUT
.
75
5.1.2
MASKENSATZ
.
77
5.
1.3
GROUND
PLANE
LAYOUTS
UND
PROZESSE
.
78
5.
1.4
AUFBAU
UND
VERBINDUNGSTECHNIK
.
81
5.
2
ELEKTRISCHE
SIGNALMESSUNGEN
.
85
5.
2.
1
UEBERSPRECHEN
BEI
PARALLELEN
LEITUNGEN
.
87
5.
2.
2
UNTERSUCHUNG
DER
SIGNALVERZOEGERUNGEN
.
92
INHALT
III
5.
2.
3
SIGNALVERZOEGERUNGEN
DER
MAEANDERSTRUKTUREN
.
94
5.
2.
4
AUSWERTUNG
DER
MESSERGEBNISSE
.
96
5.
3
VERGLEICH
MIT
SIGNALSIMULATIONEN
.
101
5.
3.
1
SIMULATIONEN
.
101
6.
0
LEITUNGSSIGNALE
IN
INTEGRIERTEN
SCHALTUNGEN
.
103
6.
1
UNTERSUCHUNGEN
ZUR
LEITUNGSMODELLIERUNG
.
103
6.2
ANBINDUNG
AN
TRANSISTOREN
.
107
6.
2.
1
TREIBER
UND
EMPFAENGERSCHALTUNGEN
FUER
CMOS
SCHALTUNGEN.
.
.108
6.3
SIMULATIONEN
.
108
6.3.1
STANDARDLEITERBAHNEN
.
110
6.
3.
2
LEITERBAHNEN
UEBER
GROUND
PLANE
.
114
6.
3.
3
LEITUNGSSIMULATIONEN
MIT
NEUEN
MATERIALIEN
FUER
LEITERBAHNEN
UND
DIELEKTRIKAS
.
118
6.4
MEHRLAGENMETALLISIERUNG
.
120
6.5
ZUSAMMENFASSUNG
DER
ERGEBNISSE
.
125
7.0
AUSBLICK
.
127
8.0
LITERATURVERZEICHNIS
.
131 |
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