Ein neuartiges PLL-Prinzip für den Einsatz im digitalen GaAs und CMOS Schaltungsentwurf:
Gespeichert in:
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| Format: | Abschlussarbeit Buch |
| Sprache: | German |
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1997
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INHALTSVERZEICHNIS
1
EINLEITUNG
1
2
DESIGN
SCHNELLER
DIGITALER
SYSTEME
3
2.1
SIGNALVERARBEITUNG
MIT
DIGITALEN
SYSTEMEN
3
2.2
SYNCHRONE
MIKROSYSTEME
5
2.2.1
IMPLEMENTIERUNGSFORMEN
SYNCHRONER
SYSTEME
6
2.2.2 ERREICHBARE
MAXIMALFLAECHEN
6
2.2.3
MAXIMALER
TAKT
7
2.2.4
FREQUENZSYNTHESE
DES
TAKTSIGNALS
8
22.5
PARTITIONIERUNG
EINES
SYSTEMS
10
2.2.6
KOMMUNIKATION
DER
SYSTEMTEILE
11
2.3
LOKALE
TAKTERZEUGUNG
11
2.3.1
ANFORDERUNGEN
AN
DIE
PLL
13
2.4
ZUSAMMENFASSUNG
13
3
DIE
PLL
15
3.1
VORBEMERKUNGEN
15
3.2
PLL
FUNKTIONSPRINZIP
15
3.3
REALISIERUNGSBEISPIEL
IN
ANALOGSCHALTUNGSTECHNIK
16
3.3.1
STANDARDSCHALTUNGEN
DER
PLL
FUNKTIONSBLOECKE
17
3.3.2
SIMULATION
DER
GESAMTSCHALTUNG
DER
ANALOGEN
PLL
27
3.3.3
ERGEBNISSE
DER
SIMULATION
YY
37
3.4
TECHNISCHE
IMPLEMENTIERUNGEN
ANALOGER
PLLS
37
3.5
EINE
PLL
IN
DIGITALSCHALTUNGSTECHNIK
39
3.5.1
PROBLEM
DER
TAKTERZEUGUNG
39
3.5.2
IMPLEMENTIERUNGEN
DIGITALER
TAKTGENERATOREN
39
3.5.3
DIGITAL
GEREGELTE
SIGNALVERZOEGERUNGSSCHALTUNGEN
42
3.5.4
EIN
NEUES
FUNKTIONSPRINZIP
DER
DIGITALEN
PLL
42
3.5.5
GEREGELTE
DIGITALE
TAKTVERVIELFACHUNG
50
3.5.6
AUFTRETENDE
PHASENFEHLER
BEI
KONSTANTER
EINGANGSFREQUENZ
52
3.5.7
DER
BEREICH
ERLAUBTER
FREQUENZEN
58
3.5.8
STEUERVERHALTEN
DER
DIGITALEN
PLL
60
3.5.9
VERGLEICH
DER
KENNGROESSEN
70
3.6
ZUSAMMENFASSUNG
71
4
IMPLEMENTIERUNG
DER
DIGITALEN
PLL
73
4.1
DIE
ENTWURFSUMGEBUNG
73
4.1.1
SPEZIFIKATION
DER
ANWENDERSPEZIFISCHEN
SCHALTUNG
(ASIC)
73
4.1.2
PARTITIONIERUNG
75
4.1.3
ENTWURFSABLAUF
MIT
AUTOMATISCHEN
LAYOUT
WERKZEUGEN
78
4.2
IMPLEMENTIERUNG
IN
SI-CMOS
82
4.2.1
CMOS
GATEARRAY
82
4.2.2
CMOS
STANDARDZELLENTWURF
86
4.3
DIE
1GHZ
PLL
IN
GAAS
89
4.3.1
IMPLEMENTIERUNG
DER
VERSCHIEDENEN
MODULE
90
4.3.2
ZUSAMMENFASSUNG
DER
ERREICHTEN
LEISTUNGSPARAMETER
111
5
OPTIMIERUNG
DER
IMPLEMENTIERUNG
125
5.1
NEUE
LAYOUTMOEGLICHKEITEN
DURCH
HANDENTWURF
125
INHALTSVERZEICHNIS
5.1.1
SPEICHERELEMENTE
126
5.1.2
OPTIMIERUNG
DER
DELAY
LINE
132
5.1.3
ERREICHTE
LEISTUNGSVERBESSERUNGEN
140
5.2
VERGLEICH
CMOS
GAAS
141
6
ZUSAMMENFASSUNG
UND
AUSBLICK
145
A
GALLIUM
-
ARSENID
SCHALTUNGSTECHNIK
147
A.L
PHYSIKALISCHE
EIGENSCHAFTEN
147
A.2
DIGITALE
GAAS
SCHALTUNGSTECHNIKEN
148
A.3
STAND
DER
TECHNIK
DIGITALER
GAAS
SCHALTUNGEN
154
A.4
ZUSAMMENFASSUNG
156
B
PLL
ALS
ANALOGER
REGELKREIS
159
B.L
STRUKTUR
DES
REGELKREISES
159
B.2
ABLEITUNG
DER
UEBERTRAGUNGSFUNKTION
159
B.3
TYPISCHE
KENNGROESSEN
161
B.4
KLASSIFIKATION
DER
UEBERTRAGUNGSFUNKTIONEN
163
B.5 DER
EINFANGPROZESS
176
C
KURZFASSUNG
179
D
DANKSAGUNG
181
E
LEBENSLAUF
183
LITERATURVERZEICHNIS
185
ALLGEMEINE
LITERATUR,
TABELLENWERKE
185
HALBLEITERPHYSIK
UND
HALBLEITERBAUELEMENTE
185
HALBLEITERTECHNOLOGIEN
186
PHASE
LOCKED
LOOPS
186
SCHALTUNGSENTWURF
187
MESSTECHNIK
189
SOFTWARE
189 |
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