Effiziente Erfassung von realistischen Fehlern in hochintegrierten Schaltungen:
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| Format: | Buch |
| Sprache: | English German |
| Veröffentlicht: |
Düsseldorf
VDI-Verl.
1996
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| Ausgabe: | Als Ms. gedr. |
| Schriftenreihe: | Verein Deutscher Ingenieure: [Fortschritt-Berichte VDI / 9]
240 |
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| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | Kurzfassung in dt. u. engl. Sprache. - Zugl.: Siegen, Univ.-Gesamthochsch.,Diss., 1996 |
| Beschreibung: | XIV, 160 S. Ill., graph. Darst. |
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| adam_text | Titel: Effiziente Erfassung von realistischen Fehlern in hochintegrierten Schaltungen
Autor: Stern, Olaf
Jahr: 1996
FORTSCHRITTBERICHTE VM Dipl.-Inform. Olaf Stern, Siegen Effiziente Erfassung von realistischen Fehlern in hochintegrierten Schaltungen Reihe 9 : Elektronik Nr. VM VERLAG
Inhaltsverzeichnis Abkürzungs- und Symbolverzeichnis...........................................................................................IX Abstract ......................................................................................................................................XIII 1 Einleitung......................................................1 1.1 Motivation......................................................................................................................1 1.2 Gegenstand der Arbeit....................................................................................................3 1.3 Aufbau der Arbeit...........................................................................................................5 2 Grundlagen....................................................7 2.1 Einordnung.....................................................................................................................7 2.2 Defekte...........................................................................................................................9 2.2.1 Defektparameter..............................................................................................10 2.2.2 Defektgrößenverteilung..................................................................................12 2.2.3 Defektdichte und Ausbeutemodellierung........................................................14 2.3 Layoutfehler.................................................................................................................15 2.4 Elektrische Fehler.........................................................................................................16 2.5 Logikfehler...................................................................................................................17 2.6 Relevante Defektmengen.............................................................................................18 3 Stand
der Technik..............................................19 3.1 Fehlermodellierung......................................................................................................19 3.2 Fehlererfassung und Defekterfassung..........................................................................22 3.3 Fehlerextraktion...........................................................................................................24 3.3.1 Induktive Verfahren........................................................................................24 3.3.2 Analytische Verfahren....................................................................................27 4 Effiziente Defekt Extraktion (EDEN)..............................31 4.1 Aufbau des Extraktionsverfahrens...............................................................................31 4.1.1 Aufgabe der Layoutzerlegung.........................................................................33 4.1.2 Aufgabe der erweiterten Transistornetzlistenextraktion.................................34 4.1.3 Aufgabe der Analysereihenfolge....................................................................37 4.1.4 Gesamtablauf von EDEN................................................................................38 - V -
Inhaltsverzeichnis 4.2 Layoutzerlegung..........................................................................................................41 4.2.1 Kriterien für die Layoutzerlegung..................................................................41 4.2.2 Zerlegung eines Layouts.................................................................................42 4.3 Erweiterte Transistornetzlistenextraktion....................................................................55 4.3.1 Konventionelle Transistornetzlistenextraktion...............................................55 4.3.2 Extraktion einer erweiterten Transistornetzliste.............................................57 4.4 Analysereihenfolge......................................................................................................66 4.4.1 Gewichtung einer elementaren Fläche............................................................66 4.4.2 Herleitung der Analysereihenfolge.................................................................67 4.4.3 Abschätzung der Defekterfassung..................................................................69 4.5 Extraktion der elektrischen Fehler...............................................................................73 4.5.1 Abbildung von Defekten auf elektrische Fehler.............................................73 4.5.2 Abschätzung der Auftrittswahrscheinlichkeit.................................................83 4.6 Extraktion der Logikfehler...........................................................................................88 5 Analyseergebnisse der Fehlerextraktion............................91 5.1 Maße für die Defekterfassung......................................................................................91 5.2 Experimentaufbau........................................................................................................92 5.2.1
Simulationsumgebung....................................................................................92 5.2.2 Verwendete Defektstatistik.............................................................................93 5.2.3 Untersuchte Schaltungen................................................................................93 5.2.4 Extraktionsmustermengen und Testmustermengen........................................94 5.3 Realistische Fehler.......................................................................................................96 5.4 Validierung von Testmustermengen............................................................................98 5.5 Beispiele für Defekte mit komplexem Fehlverhalten................................................100 5.5.1 Lastabhängiger statischer Logikfehler..........................................................100 5.5.2 Frequenzabhängiger statischer Logikfehler..................................................103 5.6 Kombinierter Spannungs- und Stromtest...................................................................105 5.7 Parameterextraktion für den Ruhestromtest...............................................................1° 8 5.7.1 Ruhestromtest und notwendige Parameter...................................................109 5.7.2 Maximaler Schaltstrom (Ip[) max )................................................................. 5.7.3 Maximaler Ruhestrom (IoDQ.max) ................................................................* * 1 5.7.4 Fehlerstrom (Iddq.iIi) .................................................................................... 13 . vi -
6 Zusammenfassung.............................................119 6.1 Erzielte Ergebnisse.....................................................................................................119 6.2 Weitere Anwendungsgebiete......................................................................................122 Anhang A: Defekt-Tabelle....................................................123 A. 1 Aufbau der Defekt-Tabelle.........................................................................................123 A. 2 Beispieleinträge der Defekt-Tabelle...........................................................................125 Anhang B: Bestimmung der aktiven Bauelemente und Aufbau des Verbindungsgraphen in einer erweiterten Transistornetzliste........................127 B. l Bestimmung der aktiven Bauelemente.......................................................................127 B. 2 Aufbau des Verbindungsgraphen...............................................................................128 Anhang C: Berechnung der mittleren kritischen Fläche...........................129 C. l Mittlere kritische Fläche einer horizontalen Verbindung..........................................129 C.2 Mittlere kritische Fläche einer vertikalen Verbindung..............................................138 C.3 Mittlere kritische Fläche einer horizontalen Unterbrechung......................................138 C.4 Mittlere kritische Fläche einer Überlappung..............................................................145 Literatur...................................................................149 Stichwortverzeichnis.........................................................157 - VII -
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