Ein FPGA-Prozessor als 2nd-Level-Trigger für ATLAS: Entwicklung, Aufbau und Test der Enable Machine
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INHALTSVERZEICHNIS
3
INHALTSVERZEICHNIS
ZUSAMMENFASSUNG
.*.
1
INHALTSVERZEICHNIS
.
3
ABBILDUNGSVERZEICHNIS
.
6
VERZEICHNIS DER TABELLEN
.
. 9
1 DAS ATLAS-EXPERIMENT
.
10
1.1 DER LARGE HADRON
COLLIDER.10
1.2 DAS ATLAS-EXPERIMENT. 14
U DER TRANSITION RADIATION TRACKER.20
1.3.1 UEBERGANGSSTRAHLUNG. 20
1.3.2 AUFBAU DES DETEKTORS.22
1.3.3 DER TRT-TRIGGERALGORITHMUS.24
2 DER 2ND-LEVEL-TRIGGER DES ATLAS-EXPERIMENTS
.
30
2.1 AUFBAU DES TRIGGERSYSTEMS 31
22 DAS DATENFLUSS-PROZESSOR-KONZEPT
23
DAS PROZESSORFARM-KONZEPT.38
2.4 VERGLEICH DER TRIGGERKONZEPTE.-.-. 44
23 ANALYSE VERSCHIEDENER DATENFLUESS-PROZESSOREN.50
2.5.1 BENCHMARK-ERGEBNISSE. 50
2.5.2 ERGEBNISSE MIT FPGA-BASIERTEN PROZESSOREN. 53
BIBLIOGRAFISCHE INFORMATIONEN
HTTP://D-NB.INFO/946546118
INHALTSVERZEICHNIS
3 FIELD PROGRAMMABLE GATE ARRAYS.
.YY
5
$
3.1 EUIFBHNING IN FPGAS
_
T.M
_-.
3.1.1 DIE PROGRAMMIERUNGSEBENE. G
0
3.1.2 DIE LOGIKZELLE. GJ
3.
1
.3 DAS VERBINDUNGSNETZWERK . GG
32
FPGA-BAUSTEINFAMILIEN_. 72
3.2.1 UEBERSICHT UEBER KOMMERZIELL VERFUEGBARE FPGAS.
72
3.2.2 XILINX FPGAS.
.
3.2.2.1 DIE XILINX XC3000-FAMILIE.
75
3.2.2.2 DIE XILINX XC400OE-FAMILIE.
?G
3J PROGRAMMIERUNG VON FPGAS _
_YY.YYYYYY.YY.SO
34 KONSEQUENZEN FUER DIE ENABLE
MACHING. .
34
4 FPGA-PROZESSOREN
.
90
41 DAS KONZEPT EINES FPGA-PROZESSORS_ O
T
42
STUND DER TECHNIK_.R,,,R.
07
4.2.1 UEBERSICHT UEBER FPGA-PROZESSOREN.
93
4.2.2 APPLIKATIONEN. IQ
5
4.2.3 BEURTEILUNG UND POTENTIAL. J
09
4.2.4 EINSATZ ALS TRIGGERPROZESSOREN.J H
5 DER FPGA-PROZESSOR ENAHLE MARMN*.
.
NS
5.1 KONZEPTION DER ENABLE MACHINE
_RT R _ Y G
5.2 ARCHITEKTUR DER ENAHLE MA
CHLNE_
5.3.1 TOPOLOGIE DER FPGA-MATRIX.
12
Q
5.3.2 DER FPGA-MATRIX-PORT .
124
5.3.3 MEMORYSYSTEM.
127
5.3.4 MONITORING.
133
5.3.5 FPGA-KONFIGURATION.
135
5.3.6 CLOCKSYSTEM.
142
5.3.7 VME-INTERFACE UND ADREBRAUM. J
47
54 DM
I/O-SYSTEM
152
INHALTSVERZEICHNIS
5
5.4.1
DAS I/O-BOARD.
153
5.4.2
DER SYNCHRONE HOCHGESCHWINDIGKEITSBUS.
159
5.5 XILLIB: DIE PROGRAMMIERUNGSSOFTWARE DER ENABLE MACHINE._._166
5.6 DER XHUNX-TESTER._
_TTTTTF 7F
6 DIE IMPLEMENTIERUNG DES TRT-ALGORITHMUS.
_._
175
6.1 KE IMPLEMENTIERUNGSIDEE
- .TT.TTYYYYYYYYYY176
6.2 DIE PARTITLOIIIENIIIG DES ALGORITHMUS_179
63 DIE FPGA-DESIGNS 182
6.3.1
DIE DESIGNS DER HISTOGRAMMBILDUNG.
182
6.3.2
DIE DESIGNS DER HISTOGRAMMAUSWERTUNG.~.
189
6.4 EXPERIMENTELLE ERGEBNISSE.
MTHMTNHMHMMMMTMMMMMTMTMW
.192
7 BEWERTUNG UND
AUSBLICK.
_.
201
7.1 ANALYSE DER ENABLE MACHINE.YY.202
73 LEISTUNGSPOTENTIAL VON FPGA-PROZESSOREN.210
73 FPGA*PROZESSOREN ALS DETEKTORUNABHAENGIGE
TRIGGERSYSTEME.~.^.
MM.M^.M.212
LITERATUR
.
215
DANKSAGUNG
_
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