Begleittexte zum Entwicklerforum: Programmierbare Logik: 30. Mai 1995
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Haar bei München
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| adam_text | Inhalt
Auswahl und Einsatz komplexer programmierbarer Logik-ICs
Jörg
Ciesielski,
Dr. Michael
Gude;
Cologne
Chip Desings............................................ 13
Wahlhelfer - Entscheidungskriterien für die PLD-Auswahl
GerhardStock, Peter Heusinger, Karlheinz
Ronge;
Fraunhofer-Institut........................... 21
Club Royal - Was steckt hinter PREP-Benchmarks?
Gerhard Stock, Peter Heusinger, Karlheinz
Ronge;
Fraunhofer-Institut........................... 27
Völlig logisch - Markt: Programmierbare Logikbausteine
Ulrike Kuhlmann, ELRAD .................................................................................... 33
In-Circuit Programmierung benötigt eine flexible Architektur
UweKremmin;AMD........................................................................................... 43
PCI Bus Interface
Using AMD
PLDs
Application Note; Advanced Micro Devices .............................................................. 47
E
PAC
- Das analoge Gegenstück zum FPGA
Stefan
Bäurle;Tekelec
Airtronic............................................................................ 83
Introducing EPAC
Technology;
Developing
Analog
ICs with a »Double-Click«
Dr. HansW. Klein;
IMP
........................................................................................ 89
Untersuchung der kritischen Größe des Verdrahtungsbereichs
AT&T
Microelectronics
........................................................................................ 103
juMACH445 - Ein Mikrocontroller im MACH445
Prof. Dr. Christian Siemers;FH Westküste............................................................... 109
Parallel CRC
Computation in
Altera PLDs
Joe
Killian;
Altera...............................................................................................
117
Logische Verbindungsstrukturen im Vergleich
Nigel Toon;
Altera
.............................................................................................. 129
Machen Sie Ihrem FPGA Dampf...
John
Nemec,
Klaus Piotter;
Cypress Semiconductor..................................................
133
Alternative zu Gate
Arrays
Bradly
Fawcett, Peter Schillinger; Xilinx................................................................... 149
Logic Block and Routing
Considerations in the XC5000
FPGA
Architecture
Peter Alfke,
Bradly
Faweett, Danesh
Tavana,
Wilson Yee and
Steve
Young;
Xilinx............................................................................................ 153
Gate-
Array-Design
- oder darf s etwas einfacher gehen?
Klaus Oertel; Elektronik Industrie........................................................................... 157
Komplexe
Programmierbare Logik mit 5 Volt-TTL
In-System-Programmierbarkeit
Willy Voldan; Lattice ........................................................................................... 161
Volks-PLD -Starter-Kit für die Lattice-PLDs ispLSH 016, ispGAL22V10
undisGDSI^I)
Klaus EngelhardtCELRAD) .................................................................................. 175
Lustschlösser-Architektur der ISP-Bausteine von Lattice
Klaus EngelhardtCELRAD) .................................................................................. 179
System-Level
Timing Considerations of ACT
3
I/O Macros
Application Note; Actel
........................................................................................ 183
Solutions in Time
-
High Precision TDCs Controlled by Actel FPGAs
Wolfgang Gaubatz.MSC
..................................................................................... 189
Speed Improvements of the 1200XL Family
Application Note; Actel
........................................................................................ 191
Multłchip
Simulation Using PRO Series/PROsim
Application Note; Actel
........................................................................................ 195
Guidelines for Optimal FPGA Designs
Application Note; Actel
......................................................................................... 197
Fast On and Off Chip Delays with ACT2 and
1
200XL I/O Latches
Application Note; Actel
......................................................................................... 205
PCI to Generic Memory Bus Bridge
Application Note; Actel
........................................................................................ 209
Designtips für den FPGA-Entwurf
Alfred Hesener.Atmel......................................................................................... 227
Tips für effiziente FPGA-Designs höchster Performance
Atmel..........................................................................................„.................. 231
Node Collapsing
das andere Optimierungsverfahren für
programmierbare Logik
J. Lauterbach; Mine............................................................................................ 235
AMes
easy
- PLD-EntwtekJung miteasy-ABEL
Jürgen Jäger; Data I/O ........................................................................................ 239
Komplexe Bausteinstrukturen beherrschen
Edgar Rottner; Data I/O....................................................................................... 243
Synario: Ihr persönlicher FPGA Design-Experte
Jürgen Jäger; Data I/O ........................................................................................ 247
8
Systematische Auswahl von CAD-Werkzeugen und Arbeitsplätzen
Kirsten Hess, Ute Harreiß, Karlheinz
Ronge,
Gerhard Stock, Fraunhofer-Institut
für integrierte Schaltungen................................................................................... 253
Reducing the costs of adopting high level design mehthods
through the use of LPMs
Tom Carlstedt-Duke, Intergraph Electronics
............................................................. 263
Systemverifikation von
FPGAs
und CPLDs
Synopsys
......................................................................................................... 271
Was
bringen Operatorbibliotheken im FPGA-Design-Flow?
Wolfgang Lehbrink; Synopsys .............................................................................. 277
PLD-DesignmitVHDL
Armin Schulz; Lattice.......................................................................................... 283
Die Hardware-Beschreibungssprache VHDL und deren Rolle bei
der Synthese von FPGAs
T.KIeischjHahn-Meitner-lnstitut Berlin; MSC ........................................................... 287
Hierarchische Logikentwicklung mit VHDL
Reinhold Meyer;
Cypress
.................................................................................... 291
ACTI VE-Synthesis - Eine neue Option für
ACTIVE-CAD
Norbert Ritter; Design Center Ritter........................................................................ 307
Herstellerunabhängiges CPLD/FPGA Designsystem bietet grafische
Oberfläche für
»state
machines«
Eugen Krassin;
МТС
.......................................................................................... 311
Very
High Speed Pragrammable
ASIC
Devices & Development Tools;
Quicklogic/Scantec............................................................................................ 319
Using Paradigm RP
Versus
Rolling Your Own Prototypes
Zycad
............................................................................................................. 335
PLAs, PLDs
und
CPLDs
schnell entwickelt
Buno
Han
ßler;
Mentor Graphics
.....,...................................................,.................. 347
Breites Bauteilespektrum abdecken; MSC Programmierservice
Matthias Glattfelder; MSC.................................................................................... 353
Design eines Evaluationsboards
Wolfgang Gaubatz, Stephan Staß; MSC.................................................................. 355
LOG IC2
das neue Designkonzept für die Realisierung komplexer
Designs in CPLDs und FPGAs
Isdata ............................................................................................................. 359
Rapid
Prototyping
basierend auf FPGAs am Beispiel
eines Video-Signalprozessors
Stefan
Tamme;
SICAN........................................................................................ 369
Using
JTAG (IEEE 1149.1 )
for programming
Devices
on board level
Harry Bleeker.JTAG Technologies
В.
V
................................................................... 371
FPGA Designer, Top-Down FPGA Design System; PIC Designer,
A Complete Environment for FPGA/CPLD Design
Cadenœ
Design Systems
.................................................................................... 381
10
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