VLSI-Implementierung des Soft-Output-Viterbi-Algorithmus:
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Düsseldorf
VDI-Verl.
1995
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| Schriftenreihe: | Verein Deutscher Ingenieure: [Fortschrittberichte VDI / 10]
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| adam_text | Titel: VLSI-Implementierung des Soft-Output-Viterbi-Algorithmus
Autor: Joeressen, Olaf Johannes
Jahr: 1995
Inhaltsverzeichnis V Inhaltsverzeichnis 1 Einleitung 1 2 Decodierung mit Zuverlässigkeitsschätzung 3 2.1 Verkettete Signalverarbeitung.......................... 3 2.2 Anwendungsbeispiele für Decodierung mit Zuverlässigkeitsschätzung .... 5 2.2.1 Verbesserte Decodierung von verketteter Faltungs- und Blockcodierung 5 2.2.2 Verkettete Faltungscodierung...................... 6 2.2.3 TURBO-Codes.............................. 7 3 Der Soft-Output Viterbi-Algorithmus und seine Eigenschaften 0 3.1 Coder und Trellis................................. 9 3.2 Der Viterbi-Algorithmus............................. 12 3.3 Der Soft-Output Viterbi-Algorithmus...................... 14 3.4 Wichtige Eigenschaften des SOVA ....................... 17 4 Komplexitätsreduzierung durch Modifikation des SOVA 22 4.1 Pfadspeicheralgorithmen für Viterbi-Decoder................. 22 4.1.1 Der Trace-Back Algorithmus...................... 22 4.1.2 Der Register-Exchange Algorithmus.................. 24 4.2 Register-Exchange SOVA (RE-SOVA)..................... 25 4.3 Zweischritt SOVA (TS-SOVA).......................... 27 4.3.1 Zwischenspeicherung der Metrikdifferenz (TSSD-SOVA)....... 29 4.3.2 Exakte ’in-time’ Berechnung der Metrikdifferenz (TSIT-SOVA) ... 30 4.3.3 Approximierte Berechnung der Metrikdifferenz (TSAD-SOVA) ... 31 5 Modellierung der Chipfläche 33 5.1 Bedeutung von Flächenmodellen........................ 33 5.2 Modellierung des Flächenbedarfs........................ 34 5.2.1 Einfluß der Zieltechnologie auf die Fläche............... 35 5.2.2 Einfluß der Eigenschaften von Funktionsblöcken auf die Fläche ... 36 5.3 Flächenmodelle der verwendeten Zieltechnologien............... 36 5.3.1 Standardzellen.............................. 37 5.3.2 RAMs................................... 38 6 Vergleich paralleler VLSI Architekturen für SOVA 40 6.1 Architektur- und Flächenmodelle der Funktionsblöcke............ 40 6.1.1 Universell
verwendbare Funktionsblöcke................ 41
VI Inhaltsverzeichnis 6.1.2 Zweigmetrikrechner (TMU)....................... 42 6.1.3 Zustandsmetrikrechner (ACS-Einheiten)................ 42 6.1.4 Pfadspeichereinheiten (SMU)...................... 45 6.1.5 Berechnung des konkurrierenden Pfades (CPCU) . . ......... 51 6.1.6 Pfadvergleichs- und Aktualisierungseinheit (PCUU) ......... 52 6.1.7 PEs für RE-SOVA............................ 53 6.1.8 Metrikdifferenzrechner (MDCU) .................... 54 6.2 Flächenmodelle der verschiedenen SOVA-Architekturen ........... 57 6.2.1 RE-SOVA................................. 57 6.2.2 Zweischritt SOVA ............................ 57 6.3 Vergleich der Architekturen........................... 60 6.3.1 Beispiel für die Architekturselektion.................. 60 6.3.2 Einfluß weiterer Implementierungsparameter............. 64 6.3.3 Einfluß veränderter Funktionsblöcke.................. 68 6.3.4 Einfluß der Technologie......................... 71 6.3.5 Resümee des Architekturvergleichs................... 72 6.4 Mehraufwand für einen SOVA-Decoder..................... 73 7 Fallstudie: Ein 16-Zustands SOVA Decoder 76 7.1 Systemkontext und Parameterwahl....................... 76 7.2 Ergänzungen und Synthese........................... 78 7.3 Ergebnisse der Layoutgenerierung........................ 79 7.4 Meßergebnisse................................... 80 8 Zusammenfassung 81 A Ableitung des SOVA aus dem optimalen Symbolschätzer 83 A.l Andere Approximationen ............................ 83 B Verwendete Formelzeichen 86 C Verwendete Abkürzungen 88 Literaturverzeichnis 89
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