Funktion und Optimierung von MOS-Feldeffekttransistoren: ein Beitrag zu den Grundlagen des Device-Engineering
Gespeichert in:
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| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
1992
|
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| Beschreibung: | Duisburg, Univ., Habil.-Schr., 1992 |
| Beschreibung: | XI, 217 S. graph. Darst. |
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IX
INHALTSVERZEICHNIS
1.
WERKZEUGE
UND
METHODEN
DES
DEVICE-ENGINEERING
.
1
1.1
DIE
AUFGABE
.
1
1.1.1
MACHBARKEITS-STUDIEN
.
1
1.1.2
DIE
FUNKTIONSOPTIMIERUNG
.
3
1.1.3
DIE
DEUTUNG
VON
FEHLFUNKTIONEN
.
4
1.1.4
MODELLBILDUNG
FUER
DIE
NETZWERKSIMULATION
.
4
1.2
WERKZEUGE
.
5
1.2.1
PROZESS-SIMULATION
.
5
1.2.2
DEVICE-SIMULATION
.
8
1.2.3
HILFSPROGRAMME
.
10
1.3
METHODEN
DES
DEVICE-ENGINEERING
.
11
1.3.1
ALLGEMEINE
HINWEISE
.
11
1.3.2
HIERARCHISCHER
ENTWURF
.
12
1.3.3
ERSATZSCHALTBILDER
UND
MODELLE
.
13
1.3.4
URSACHENSUCHE
.
14
2.
FUNKTION
DES
MOS-TRANSISTORS
.
15
2.1
DIE
MOS-STRUKTUR
.
15
2.1.1
INFLUENZIERTE
LADUNG
.
15
2.1.2
DIE
DEBYE-LAENGE
.
18
2.1.3
WEITE
DER
VERARMUNGSZONE
.
21
2,1.4
INVERSION
.
25
2.1.5
AKKUMULATION
.
32
2.1.6
GESPEICHERTE
LADUNG
UND
KAPAZITAET
.
32
2.1.7
FREQUENZABHAENGIGKEIT
DER
KLEINSIGNALKAPAZITAET
.
37
2.1.8
OXIDLADUNGEN
.
39
2.1.9
DIFFERENZ
DER
AUSTRITTSARBEIT
.
40
2.2
DER
MOS-TRANSISTOR
.
45
2.2.1
KONTAKTIERUNG
DER
INVERSIONSSCHICHT
.
45
2.2.2
SUBSTRATEFFEKT
.
48
2.2.3
DER
GESTEUERTE
WIDERSTAND
.
52
2.2.4
INNERER
SUBSTRATEFFEKT
.
61
2.2.5
ABSCHNUEREN
DES
KANALS
.
64
2.2.6
BETRACHTUNG
ZUR
FLAECHENLADUNGSNAEHERUNG
.
65
2.2.7
VERHALTEN
UNTERHALB
DER
SCHWELLENSPANNUNG
.
68
2.2.8
LADUNGSTRANSPORT
JENSEITS
DER
ABSCHNUERUNG
.
71
2.2.9
REDUKTION
DER
BEWEGLICHKEIT
.
79
X
2.3
PERSPEKTIVEN
DER
MOS-MODELLIERUNG
.
82
3.
TRANSISTOR-OPTIMIERUNG
.
84
3.1
DIE
ENTWICKLUNG
DER
CMOS-TECHNOLOGIE
.
84
3.2
GRUNDSAETZLICHE
UEBERLEGUNGEN
ZUR
TRANSISTORENTWICKLUNG
.
89
3.2.1
SCHALTUNGSTECHNISCHE
RANDBEDINGUNGEN
.
89
3.2.2
THEORETISCHE
GRENZFREQUENZ
.
94
3.2.3
SKALIERUNGSREGELN
.
100
3.3
ENTWURF
VON
KURZKANAL-TRANSISTOREN
.
103
3.3.1
FESTLEGEN
DER
AUSGANGSDATEN
.
103
3.3.2
PUNCHTHROUGH
.
106
3.3.3
LAWINENEFFEKT
.
114
3.3.4
DRAIN-ENGINEERING
.
120
3.3.5
PMOS-TRANSISTOREN
.
123
3.3.6
HINWEISE
ZUR
URSACHENSUCHE
BEI
FEHLFUNKTION
.
126
3.4
LEISTUNGSTRANSISTOREN
-
SCALING
UP
.
128
3.4.1
DER
DMOS-KANAL
.
131
3.4.2
ABSCHIRMWIRKUNG
DER
RAUMLADUNGSZONE
.
133
3.5
TENDENZEN
DER
MOSFET-OPTIMIERUNG
.
133
4.
POTENTIALE
UND
LADUNGSTRANSPORT
IM
HALBLEITER
.
135
4.1
BEZIEHUNG
ZWISCHEN
POTENTIAL
UND
ENERGIE
.
135
4.2
QUASI-FERMIPOTENTIALE
.
138
4.3
TRANSPORTMECHANISMEN
.
143
4.3.1
BEWEGUNG
VON
WELLENPAKETEN
.
143
4.3.2
STOERUNG
DER
GLEICHGEWICHTSVERTEILUNG
.
145
4.3.3
LOESUNG
FUER
KONSTANTE
TEMPERATUR
.
149
4.3.4
LOESUNG
FUER
INHOMOGENE
TEMPERATUR
.
152
4.3.5
FELDABHAENGIGE
RELAXATIONSZEIT
.
153
5.
DER
PN-UEBERGANG
.
155
5.1
GRUNDLEGENDE
FUNKTION
.
155
5.1.1
QUANTITATIVE
BETRACHTUNG
.
161
5.1.2
WIRKUNG
THERMISCHER
GENERATION
UND
REKOMBINATION
.
167
5.1.3
STARKE
INJEKTION
.
174
5.1.4
MODELLE
FUER
SPITZENFELD
UND
SPERRSCHICHTKAPAZITAET
.
176
5.2
REALE
UEBERGAENGE
.
180
5.2.1
DIFFUNDIERTE
UEBERGAENGE
.
180
5.2.2
ABGERUNDETE
UEBERGAENGE
.
183
XI
5.2.3
SONDERBAUFORMEN
.
186
5.3
DURCHBRUCH
BEI
RUECKWAERTSBETRIEB
.
189
5.4
DIAGRAMME
ZUR
DIMENSIONIERUNG
VON
PN-UBERGAENGEN
.
192
6.
FLOATENDE
GEBIETE
.
196
6.1
BIPOLARTRANSISTOR
MIT
OFFENER
BASIS
.
196
6.2
RANDSTRUKTUREN
BEI
HOCHSPERRENDEN
PN-UBERGAENGEN
.
200
6.3
FLOATENDE
BEREICHE
IN
STROMDURCHFLOSSENEN
GEBIETEN
.
203
6.4
VOLLSTAENDIG
DIELEKTRISCH
ISOLIERTE
HALBLEITERGEBIETE
.
205
VERZEICHNIS
DER
VERWENDETEN
FORMELZEICHEN
.
208
LITERATURVERZEICHNIS
.
213 |
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