Entwurf integrierter Schaltungen: 5. EIS-Workshop Technische Universität Dresden 8. - 9. April 1991
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| Format: | Tagungsbericht Buch |
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| Sprache: | German |
| Veröffentlicht: |
Sankt Augustin
1991
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| Ausgabe: | Als Ms. gedr. |
| Schriftenreihe: | Gesellschaft für Mathematik und Datenverarbeitung <Sankt Augustin>: GMD-Studien
188. |
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Seite
Vorwort 3
Inhaltsverzeichnis 5
Entwurfsmethodik
Sitzungsleiter: K.-H. Diener, ZKI Dresden 11
GGADS: Ein allgemeines
Gate-Array
Entwurfssystem
A.G.
Hoffmann;
Technische Universität Berlin 1 3
Modellierung des VLSI-Entwurfsprozesses: Rückschau und Ausblick
K. Quibeldey-Cirkel, H. Wojtkowiak; Universität-GH-Siegen 23
Schätzverfahren für Chip-Fläche, Laufzeit und Verlustleistung zur Unter¬
stützung eines Projektplangenerators beim ASIC-Entwurf
K. Kirsch, K. Neusinger, K.D. Müller-Glaser; Universität Erlangen-Nürnberg 35
Frühzeitige Evaluierung von Designalternativen beim Entwurf anwendungs¬
spezifischer Prozessoren
F. Krohm,
A. Both, H.G.
Häck,
R. Lerch,
Y. Manoli, T.
Neumann; FhG-IMS Duisburg 45
Synthese
I
Sitzungsieiter: D.
Schmid,
Universität Karlsruhe 55
Automatische Schaltungs-Synthese unter Einbeziehung von Selbsttest-Strukturen
H. Krämer, M. Rudolph; FZI der Universität Karlsruhe 57
HADES - eine Umgebung zur High-Level-Architektursynthese
P. Pöchmüller, M. Held, N. Wehn, M, Glesner; Technische Hochschule Darmstadt 70
High-Level-Synthese für Prozessorarchitekturen
R. SchOffny; Technische Universität Dresden 79
Synthese für Kommunikationsprozessoren auf der Grundlage von Impulsdiagrammen
W.-D. Tiedemann; Universität Passau 89
-
б
-
Test
Siîzungsleiier: H. Elschner,
Technische Universität Dresden 101
Testgenerierungsmethoden für sequentielle Schaltungen
N. Gouders, R. Kaibel, Universität-GH Duisburg 103
Charakterisierung und Fehlerdiagnose eines experimentellen IC s mit Power-
Abschaltlogik für
Wafer-Scale
Systeme mit Hilfe eines Submicron-Elektronen-
strahltesters
J. Groß, U. Jagau; Universität Hannover 11 3
Modellierung und Testgenerierung auf hoher Beschreibungsebene in VHDL
W. Geisselhardt, H.-D. Hummer, H. Veit, H. Töpfer;
Universitãt-GH-Duisburg
1 24
GESTE - Ein Verfahren zur Testsatzgenerierung auf algorithmischer Ebene
M. Gutbins; B. Sträube, G. Eist; ZKI Dresden 131
innovative Schaltungen
і
Sitzungsleiter: K. Schumacher, Universität Dortmund 141
Ein VLSI-Chip zur schnellen Berechnung von Faltungsintegralen
W. ROliing; Fachhochschule Furtwangen 143
Entwurf und Realisierung eines Prozessors für die Programmiersprache
Schema als VLSI-Chip mit VENUS-S
J. Lohse, K. Lagemann; Universität Hamburg 1 53
Ein fehlertoleranter und testfreundlicher Assoziativspeicher mit optimierter
Datenspeicherung
M. Darianian, K. Waidschmidt; Universität Frankfurt 163
Futi-Cusiom-Layout eines Chipkartenprozessors für das RSA-Verfahren der
Kryptographie
H.
Sedlák;
,
U. Golze;
Technische Universität Braunschweig 1 74
- 7 -
Entwurfsmethoden für analoge Schaltungen
Sitzungsleiter: H.
Huss,
Technische Hochschule Darmstadt 185
Parameterextraktion für die verbesserte Dimensionierung analoger CMOS-Schalt-
kreiskomponenten mit Kurzkanaltransistoren
B. Bröer, K. Schumacher, K. Goser; Universität Dortmund 187
Makromodellierung von einfachen und komplexen analogen Funktionselementen
W. John, H. T.
Mammen;
Cadlab Paderborn 1 98
Flexible Layout-Synthese für analoge Schaltungen
v. Meyer zu Bexten, J. Büddefeld,
С
Moraga; FhG-IMS
Duisburg - Universität
Dortmund 210
Automatisierung des ingenieurmäßigen Entwurfs integrierter Schaltungen
R. Weißenfels, J. Oehm, K. Schumacher; Universität Dortmund 219
Synthese
II
Sitzungsleiter: R. Camposano, GMD St. Augustin 231
GOLD : Ein durchgängiges Entwurfssystem zur technologieadaptierten Logik¬
synthese für Schaltkreise in dynamischer CMOS-Technologie
F.H. HQntemann; Robert-Bosch GmbH, Stuttgart 233
Probabilistisches Plazieren von Standardzellen: Eine effiziente Alternative zu
Simulated Annealing
К.
Doll,
F. M.
Johannes,
G.
Sigi;
Technische Universität München 244
Verifikation des High-Level-Syntheseprozesses mittels Flußgraphen
F. Feldbusch; Universität Karlsruhe 252
RTPROOF - ein Programmsystem zur formalen Verifikation
U. Knoth, Ch. Zimmermann; Technische Universität Chemnitz 262
- 8 -
Schnittstellen und Simulation
Sitzungsleiter: D. Müller, Technische Universität Chemnitz 273
DaDaMo: Ein Datenmodell für VLSI-Entwurfsanwendungen
U. Jasnoch, P. Klahold, M. Ungerer; TH Darmstadt-FemUniversität Hagen 275
Schnittstellen zwischen CAD und TCAD
J. Blödel, P.
Conradi,
R.W. Hartenstein; Universität Kaiserslautern 286
FEHSIM: Switch-Level Fehlersimulation mit abstrakten Datentypen
W. Meyer, H.T. Vierhaus; GMD-E.I.S., St. Augustin 296
Basiskonzepte für die Auswertung von Simulationsergebnissen: Inter¬
pretation und Pseudoorte
R. Buschke, K. Lagemann; Philips
Components
und Universität Hamburg 304
Innovative Schaltungen
II
Sitzungsleiter: A. W. Kaesser, GMD St. Augustin 315
Schaltungsstruktur zur zeitlichen Digitalisierung
G. Kell; Humboldt Universität Berlin 317
VLSI-Chipentwurf zur Brennverlaufsberechnung von Ottomotoren
in Echtzeit
A. Laudenbach, M. Glesner; Technische Hochschule Darmstadt 323
Digitaler 100
MBit/s-Empfãnger
in CMOS: Achitektur- und Selbsttest¬
konzept
R. Serra, M.
Oerder, O. Joeressen,
С.
Schotten,
H. Meyr;
RWTH Aachen
333
Schneller
Signalverarbeïtungsschaltkreis
für die Korrektur linearer und nicht¬
linearer Fehler
WJ. Fischer, S. Dobritz, S.
Seeling,
S.
Netz; ZMD Dresden 343
- 9 -
Seite
Posterbeitråge
353
Anwendung der Regulären Layoutstruktur für Transistorarrays (RLT)
P. Weingart; A. Kühlmann; K. Pahnke; R. Selent; TH Ilmenau 355
Eine Zellbibliothek für den
ги-СМОЅ-Ргоге
θ
des E.l.S.-Projektes
R. Werthebach; G. Zumstrull; U. Hoffmann; U. Golze; TU Braunschweig 357
AZUR - Ein Werkzeug zur Synthese mehrstufiger Logik
E. Fehlauer; D. Garte; Chr. Mehlhorn, St. Rülke, ZKI, Dresden 359
DASSY-Prototyp - Beispiel einer integrierten Entwurfsumgebung
P. Klahold; U. Hunzelmann; FernUniversität-GH-Hagen 361
Einbau von Testpunkten zur Verbesserung der deterministischen Testbarkeit
digitaler Schaltungen
С
Borchers, T. Grüning; Universität Hannover 363
CASTOR:
Zustandskodierung für mehrstufige Logik
G. Rietsche; FZI der Universität Karlsruhe 365
Design eines
ASICs
für die Realisierung großer neuronenähnlicher Assoziativspeicher
W. Pöchmüller, M. Glesner; Technische Hochschule Darmstadt 367
Konzept eines VLSI-Entwurfspraktikums für Informatikstudenten
J. Kottsieper, J. Strohschneider, K. Waldschmidt; Universität Frankfurt 369
Analogwertspeicher mit EAROM-Zellen fOr Neuronale Netze
A. Soennecken, U. Hilleringmann, U. Rückert, K. Goser; Universität Dortmund 371
Steuerung eines High-Level Synthese Systems unter Berücksichtigung von Test-
barkeitsaspekten
Ch. Nagel; Universität-GH-Paderborn 374
Ein ASIC-Praktikum für die mittelständische Industrie
P. Gärtner, M. Beundner, T. Schwederski, T. Zimmermann; IMS Stuttgart 376
Autorenüste 378
Teilnehmerliste 381
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