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Elektronik: für Elektrotechniker ab 1. Semester 3 Digitale Schaltungen und Systeme

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Bibliographische Detailangaben
1. Verfasser:	Morgenstern, Bodo (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	Braunschweig [u.a.] Vieweg 1992
Schriftenreihe:	Uni-Text
Online-Zugang:	Inhaltsverzeichnis
Beschreibung:	XVIII, 393 S. graph. Darst.
ISBN:	3528033665

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adam_text	INHALTSVERZEICHNIS SEITE 1. DEFINITIONEN UND BEGRIFFE DER INFORMATIONSVERARBEITUNG NACH DIN 41859 UND DIN 44300 1 2. DARSTELLUNG BINAERER VARIABLEN DURCH ELEKTRISCHE GROESSEN 3 2.1 ALLGEMEINES 3 2.2 POSITIVE UND NEGATIVE LOGIK 4 3. LOGISCHE VERKNUEPFUNGSFUNKTIONEN I, GRUNDFUNKTIONEN 6 3.1 ALLGEMEINE DEFINITIONEN 6 3.1.1 DIE WAHRHEITSTABELLE 6 3.1.2 DIE ARBEITSTABELLE 6 3.1.3 KARNAUGH-VEITCH-DIAGRAMM (KV-TAFEL) 7 3.2 LOGISCHE ELEMENTARFUNKTIONEN 7 3.2.1 UND-(AND)-FUNKTION 7 3.2.2 ODER-(OR)-FUNKTION 8 3.2.3 NICHT-(NOT)-FUNKTION 8 3.2.4 NICHT-UND-(NAND)-FUNKTION 9 3.2.5 NICHT ODER-(NOR)-FUNKTION 9 3.2.6 EXKLUSIV-ODER-(XOR)-FUNKTION (ANTIVALENZ) 10 3.2.7 EXKLUSIV-NOR-(XNOR)-FUNKTION (AEQUIVALENZ) 11 3.3 BELASTUNGSREGELN FUER LOGISCHE VERKNUEPFUNGEN, FAN-IN, FAN-OUT 11 3.3.1 FAN-OUT (F O ) 11 3.3.2 FAN-IN (FJ) 12 4. LOGISCHE VERKNUEPFUNGEN II, DIODENLOGIK DL 13 4.1 UND-SCHALTUNG 13 4.2 ODER-SCHALTUNG 14 4.3 MEHRSTUFIGE DIODENSCHALTUNGEN 14 5. LOGISCHE VERKNUEPFUNGEN III, TRANSISTORLOGIK 15 5.1 DER INVERTER MIT BIPOLARTRANSISTOR 15 5.2 RTL WIDERSTANDS-TRANSISTOR-LOGIK 15 5.2.1 RTL-NOR 16 5.2.2 RTL-NAND 16 5.3 DTL DIODEN-TRANSISTOR-LOGIK 17 5.3.1 ALLGEMEINES 17 5.3.2 INTEGRIERTE DTL-SCHALTUNGEN 18 5.3.3 WIRED-AND-FUNKTION (PHANTOM-UND) 18 5.3.4 WIRED-OR-FUNKTION (PHANTOM-ODER) 19 5.4 DCTL (DIREKT GEKOPPELTE TRANSISTOR-LOGIK) 20 5.5 TTL (TRANSISTOR-TRANSISTOR-LOGIK, STANDARD-TTL) 21 5.6 TTL L UND TTL H 23 5.7 SCHOTTKY-TTL 23 5.8 ADVANCED SCHOTTKY-TTL 24 5.9 ECL (EMITTERGEKOPPELTE TRANSISTOR-LOGIK, ECTL) 24 5.10 ETL (EMITTERFOLGER-TRANSISTOR-LOGIK) 26 VIII INHALTSVERZEICHNIS SEITE 5.11 CTL (KOMPLEMENTAER-TRANSISTOR-LOGIK) 26 5.12 LSL (LANGSAME, STOERSICHERE LOGIK) 27 5.13 I L (INTEGRIERTE INJEKTIONSSTROM-LOGIK) 27 5.14 DIGITALE VERKNUEPFUNGSSCHALTUNGEN MIT FELDEFFEKT-TRANSISTOREN 28 5.14.1 MOS-SCHALTUNGSTECHNIK 29 5.14.1.1 MOSFET-INVERTER 29 5.14.1.2 MOS-NAND UNDMOS-NOR 30 5.14.1.3 MOS-XOR UNDMOS-NOR 31 5.14.2 CMOS-SCHALTUNGSTECHNIK 31 5.14.2.1 CMOS-INVERTER 32 5.14.2.2 CMOS-NAND/NOR 32 5.14.2.3 CMOS-NOR/NAND 33 5.15 VERGLEICH DER LEISTUNGSFAEHIGKEIT LOGISCHER SCHALTUNGSFAMILIEN 33 5.16 PEGELUMSETZER (INTERFACES) ZWISCHEN LOGIKFAMILIEN 34 6 . BOOLESCHE ALGEBRA 1, GRUNDZUEGE UND RECHENREGELN 38 6.1 EINLEITUNG 38 6.2 DIE ZWEIELEMENTIGE BOOLESCHE ALGEBRA 39 6.2.1 DEFINITIONEN 39 6.2.2 THEOREME DER BOOLESCHEN ALGEBRA 39 6.3 UEBERSICHT UEBER DIE FUNKTIONEN DER EIN UND DER ZWEIELEMENTIGEN BOOLESCHEN ALGEBRA 40 6.4 DUALITAET 42 6.5 KONJUNKTIVE UND DISJUNKTIVE NORMALFORM 42 6.6 AUSGEZEICHNETE NORMALFORMEN, MINTERME UND MAXTERME 43 6.7 EIGENSCHAFTEN VON MINTERMEN UND MAXTERMEN 44 7. BOOLESCHE ALGEBRA II, BEHANDLUNG VON SCHALTNETZEN 45 7.1 ALLGEMEINES 45 7.2 SCHALTNETZANALYSE 45 7.2.1 ERMITTLUNG DER SCHALTFUNKTION 46 7.2.2 ERMITTLUNG DER WAHRHEITSTABELLE 46 7.2.3 ERMITTLUNG DES KV-DIAGRAMMS 46 7.3 SCHALTNETZSYNTHESE 47 7.3.1 SYNTHESE VON SCHALTNETZEN AUS AND-, OR UND NOT-GLIEDERN 47 7.3.1.1 BELIEBIGES FAN-IN 48 7.3.1.2 BEGRENZTES FAN-IN 48 7.3.2 SYNTHESE VON SCHALTNETZEN MIT NOR-GLIEDERN 49 7.3.2.1 BELIEBIGES FAN-IN 49 7.3.2.2 BEGRENZTES FAN-IN 50 7.3.3 SYNTHESE VON SCHALTNETZEN MIT NAND-GLIEDERN 51 7.3.3.1 BELIEBIGES FAN-IN 52 7.3.3.2 BEGRENZTES FAN-IN 52 7.3.4 ZUSAMMENFASSUNG DER REGELN 52 7.4 VEREINFACHUNG VON BOOLESCHEN FUNKTIONEN 53 INHALTSVERZEICHNIS IX SEITE 7.4.1 PROBLEMSTELLUNG, UEBERSICHT UEBER VERSCHIEDENE VERFAHREN 53 7.4.2 RECHENREGELN FUER DIE ALGEBRAISCHE VEREINFACHUNG 54 7.4.3. KARNAUGH-VEITCH-DIAGRAMME 54 7.4.3.1 MINTERM-METHODE 54 7.4.3.2 MAXTERM-METHODE 61 7.4.3.3 WICHTIGE REGELN BEI DER ANWENDUNG DER KV-TAFELN 61 8. KIPPSCHALTUNGEN 62 8.1 ALLGEMEINES 62 8.2 BISTABILE KIPPSTUFEN (FLIPFLOPS) 63 8.2.1 ARTEN VON FLIPFLOPS 63 8.2.2 GRUNDSCHALTUNG 63 8.2.3 RS-FLIPFLOP (SPEICHERFLIPFLOP) 65 8.2.3 1 RS-FLIPFLOP MIT NOR-GLIEDERN 66 8.2.3.2 RS-FLIPFLOP MIT NAND-GLIEDERN 66 8.2.4 GETAKTETES RS-FLIPFLOP (AUFFANGFLIPFLOP, LATCH) 67 8.2.5 D-FLIPFLOP (DELAY-FLIPFLOP) 67 8.2.6 R-FLIPFLOP (O-FLIPFLOP, RESET-FLIPFLOP) 68 8.2.7 S-FLIPFLOP (1-FLIPFLOP, SET-FLIPFLOP) 69 8.2.8 E-FLIPFLOP 69 8 2.9 T-FLIPFLOP (TRIGGER FLIPFLOP, TOGGLE FLIPFLOP) 69 8.2.10 ZWEISPEICHER-FLIPFLOP (FLIPFLOP MIT ZWISCHENSPEICHER) 71 8.2.10.1 PRINZIP DES ZWEISPEICHERFLIPFLOPS 71 8.2.10.2 ARTEN DER TAKTSTEUERUNG 72 8.2.10.3 JK-FLIPFLOP 72 8.2.10.4 DV-FLIPFLOP 74 8.3 MONOSTABILE KIPPSTUFEN (MONOFLOPS) 74 8.3.1 GRUNDSCHALTUNG 74 8.3.2 MONOFLOP MIT STATISCHEM EINGANG 75 8.3.3 MONOFLOP MIT DYNAMISCHEM EINGANG 77 8.3.4 MONOFLOP MIT LOGISCHEN GRUNDFUNKTIONEN 77 8.4 ASTABILE KIPPSCHALTUNGEN (MULTIVIBRATOREN) 78 8.4.1 GRUNDSCHALTUNG 78 8.4.2 VERBESSERUNG DER DYNAMISCHEN EIGENSCHAFTEN 79 8.5 SCHWELLWERTSCHALTUNGEN (SCHMITT-TRIGGER) 80 8.5.1 PRINZIP UND GRUNDSCHALTUNG 80 8.5.2 INTEGRIERTER SCHMITT-TRIGGER 82 8.6 ZUSAMMENFASSENDER UEBERBLICK UEBER DIE VERSCHIEDENEN TYPEN VON KIPPSCHALTUNGEN 82 9. CODIERUNG I, ZAHLENSYSTEME 84 9.1 ALLGEMEINES, DEFINITIONEN 84 9.2 ZAHLENDARSTELLUNGEN (ZAHLENSYSTEME) 85 9.2.1 STRICHDARSTELLUNG 85 9.2.2 ROEMISCHES ZAHLENSYSTEM 86 X INHALTSVERZEICHNIS SEITE 9.2.3 POLYADISCHE (B-ADISCHE SYSTEME) 86 9.2.3.1 DEZIMALSYSTEM 87 9.2.3.2 DUALSYSTEM 87 9.2.3.3 DAS OKTALSYSTEM 87 9.2.3.4 DAS HEXADEZIMAL ODER SEDEZIMALSYSTEM 88 9.2.4 RECHENOPERATIONEN IN POLYADISCHEN SYSTEMEN 89 9.2.4.1 ADDITION GANZER, POSITIVER ZAHLEN 89 9.2.4.2 SUBTRAKTION GANZER ZAHLEN 90 9.2.5 ZAHLENKONVERTIERUNG ZWISCHEN EINZELNEN SYSTEMEN 94 9.2.5.1 KONVERTIERUNG VON ZAHLEN AUS ANDEREN SYSTEMEN INS DEZIMALSYSTEM 94 9.2.5.2 KONVERTIERUNG VON DEZIMALZAHLEN IN ANDERE ZAHLENSYSTEME 95 9.2.5.3 KONVERTIERUNG ZWISCHEN DUAL-, OKTAL UND HEXADEZIMALZAHLEN 98 9.2.6 DUALZAHLENVERARBEITUNG MIT STANDARDISIERTER STELLENZAHL 99 9.2.6.1 GANZE, POSITIVE ZAHLEN 99 9.2.6.2 BERUECKSICHTIGUNG DES VORZEICHENS 100 9.2.7 ZAHLEN IN FESTKOMMADARSTELLUNG 101 9.2.8 ZAHLEN IN GLEITKOMMADARSTELLUNG 102 10. CODIERUNG II, BINAERE CODIERUNG VON ZIFFERN UND ZAHLEN 103 10.1 ALLGEMEINES, UEBERSICHT 103 10.2 BEGRIFFE UND DEFINITIONEN ZU BINAERCODIERUNG 104 10.2.1 STELLENZAHL K, BINAERE NACHRICHTENMENGE N 104 10.2.2 REDUNDANZ R, REDUNDANZWIRKUNGSGRAD ) R 104 10.2.3 WORTCODE, ZIFFERNCODE 105 10.2.4 GEWICHT EINES WORTES 105 10.2.5 GLEICHMAESSIGKEIT 106 10.2.6 VOLLSTAENDIGER CODE 106 10.2.7 HAMMING-DISTANZ D, MINIMALDISTANZ D 106 10.2.8 STETIGKEIT 107 10.2.9 BCD-CODES 107 10.3 UEBERTRAGUNG, SPEICHERUNG UND VERARBEITUNG VON ZIFFERNCODIERTEN ZAHLEN 107 10.4 ZAEHLCODES 108 10.5 POSITIONSCODES 110 10.5.1 BEWERTBARE CODES 110 10.5.2 ANORDNUNGSCODES 110 10.5.3 SPEZIELLE POSITIONSCODES 111 10.5.3.1 NATUERLICHER (REINER) BINAERCODE (NBC) 111 10.5.3.2 EINSCHRITTIGE CODES 112 10.5.3.3 4-BIT-BCD-CODES (TETRACODES) 116 10.5.3.4 5-BIT-BCD-CODES (PENTADISCHE CODES) 120 10.5.3.5 EXZESS-E-CODE 120 10.5.3.6 GLEICHGEWICHTETE CODES (G-AUS K-CODES) 121 10.5.3.7 DER ASCII-CODE 123 INHALTSVERZEICHNIS XI SEITE 11. CODIERUNG 111, CODIERUNG UND DATENKANAL 124 11.1 ZWECK DER CODIERUNG 124 11.2. EIGENSCHAFTEN DES UEBERTRAGUNGSKANALS, DAS AUGENDIAGRAMM 124 12. CODIERUNG IV, DATENSICHERUNG 127 12.1 ALLGEMEINES DEFINITIONEN 127 12.1.1 URSACHEN UND ARTEN DER STOERUNGEN 127 12.1.2 FLANKENVERZERRUNG, FEHLER 128 12.1.3 IMPULSEINBRUECHE 128 12.1.4 BITFEHLERWAHRSCHEINLICHKEIT 128 12.1.5 WORTFEHLERWAHRSCHEINLICHKEIT 128 12.1.6 RESTFEHLERRATE 129 12.2. DATENSICHERUNGSMETHODEN 129 12.2.1 FEHLERERKENNUNG DURCH DIREKTE ODER INVERTIERTE WIEDERHOLUNG 130 12.2.2 FEHLERERKENNUNG DURCH HOCHREDUNDANTE CODES 131 12.2.3 FEHLERERKENNUNG DURCH PARITAETSPRUEFUNG (PARITY CHECK) 131 12.2.3.1 CODES MIT EINEM PRUEFBIT (PARITY BIT) 132 12.2.3.2 CODES MIT 2 UND MEHR PRUEFBITS 133 12.2.3.3 BLOCKCODES MIT LAENGS UND QUERPRUEFBITS (KREUZSICHERUNGSCODE) 134 12.2.3.4 ZYKLISCHE CODES 135 12.2.3.5 CODESICHERUNG MITTELS CRC-PRUEFSUMMEN-VERFAHREN 136 13. IMPULSZAEHLER (ZAEHLER) 139 13.1 ZAEHLERORGANISATION 139 13.2 DARSTELLUNG DER ABZUZAEHLENDEN IMPULSE 139 13.3 ASYNCHRONE VORWAERTSZAEHLER 140 13.3.1 BINAERUNTERSETZER 140 13.3.2. ASYNCHRONE DEKADISCHE VORWAERTSZAEHLER 141 13.4 SYNCHRONE ZAEHLER 145 13.4.1 SYNCHRONE DEKADISCHE VORWAERTSZAEHLER 145 13.4.2 MODULO-N-ZAEHLER 147 13.4.3 RINGZAEHLER (ZAEHLRING) 150 13.4.4 JOHNSON ODER MOEBIUS-ZAEHLER 151 13.5 VOR RUECKWAERTSZAEHLER (REVERSIBLE ZAEHLER) 153 14. REGISTER SCHALTUNGEN 155 14.1 ALLGEMEINES 155 14.2 STATISCHE FLIPFLOPREGISTER 155 14.3 SCHIEBEREGISTER 155 14.3.1 SCHIEBEREGISTER FUER EINE SCHIEBERICHTUNG 156 14.3.2 SCHIEBEREGISTER FUER ZWEI SCHIEBERICHTUNGEN 157 14.3.3 SERIEN-PARALLEL-UMSETZER 157 14.3.4 4-PARALLEL-SERIEN-UMSETZER 158 XII INHALTSVERZEICHNIS SEITE 15. IMPULSSYNCHRONISATION, RACES UND HAZARDS 160 15.1 EINLEITUNG, ALLGEMEINES 160 15.2 SYNCHRONISATION MIT MONOFLOPS 160 15.2.1 VERZOEGERUNG DER VORDERFLANKE 160 15.2.2 VERZOEGERUNG DER RUECKFLANKE 161 15.2.3 VERZOEGERUNG DER VORDER UND RUECKFLANKE 161 15.3 WETTLAUF-ODER RACEERSCHEINUNGEN IN ASYNCHRONEN SCHALTUNGEN 162 15.4 HAZARDS IN ASYNCHRONEN SCHALTUNGEN 162 15.5 SYNCHRONISATION MITTELS FLIPFLOPS 164 15.6 DARSTELLUNG DES DYNAMISCHEN VERHALTENS VON FLIPFLOPS IM ZUSTANDSDIAGRAMM 167 15.7 BEISPIELE FUER IMPULSSYNCHRONISIERUNGSSCHALTUNGEN 169 15.7.1 ALLGEMEINES 169 15.7.2 ERZEUGUNG EINES TAKTSYNCHRONEN IMPULSES 169 15.7.3 ERZEUGUNG EINER UNVERSTUEMMELTEN IMPULSFOLGE 170 16. DIGITAL-ANALOG-UMSETZER (D/A-U) 172 16.1 ALLGEMEINES 172 16.2. SCHALTEN VON STROEMEN, DER GLITCH-EFFEKT 173 16.3 DIREKTE D/A-UMSETZER 174 16.3.1 PARALLEL-DIGITAL/ANALOG-UMSETZER 175 16.3.1.1 D/A-U MIT GEWICHTETEN REFERENZSPANNUNGSQUELLEN 175 16.3.1.2 D/A-U MIT GEWICHTETEN WIDERSTAENDEN ALS SPANNUNGSTEILER 175 16.3.1.3 D/A-U MIT EINGEPRAEGTEN STROEMEN 178 16.3.2 PARALLEL-SERIELL-DIGITAL-ANALOG-UMSETZER 179 16.3.3 SERIELL-DIGITAL/ANALOG-UMSETZER 180 16.4 INDIREKTE D/A-UMSETZER 182 16.4.1 PULSBREITEN-D/A-UMSETZER 182 16.4.2 PULSFREQUENZ-D/A-UMSETZER 184 17. ANALOG/DIGITAL-UMSETZER A/D-U 185 17.1 ALLGEMEINES 185 17.1.1 KLASSIFIZIERUNG VON A/D-UMSETZUNGSVERFAHREN 185 17.1.2 KENNGROESSEN VON A/D-UMSETZERN 186 17.1.2.1 AUFLOESUNG UND GENAUIGKEIT 186 17.1.2.2 QUANTISIERUNGSFEHLER 187 17.1.2.3 MESSBEREICH UND ANZEIGEBEREICH (REPRAESENTATIONSBEREICH) 189 17.1.2.4 GENAUIGKEIT 189 17.1.2.5 VERSTAERKUNGSFEHLER 189 17.1.2.6 LINEARITAET 189 17.1.2.7 MONOTONIE-UND MISSING-CODE-FEHLER 190 17.1.2.8 EINSCHWINGZEIT (SETTLING TIME) 191 17.1.2.9 UMWANDLUNGSRATE (CONVERSION RATE) 191 17.1.2.10 UMWANDLUNGSZEIT (CONVERSION TTIME) 191 17.1.2.11 SAMPLINGZEIT 191 INHALTSVERZEICHNIS XIII SEITE 17.1.2.12 SLEW RATE 192 17.1.2.13 TEMPERATURFEHLER 192 17.2 ARTEN VON A/D-UMSETZERN 192 17.2.1 DIREKTE A/D-WANDLER 192 17.2.1.1 MECHANISCHE A/D-WANDLUNG MIT CODESCHEIBEN 192 17.2.1.2 A/D-WANDLER NACH DER PARALLEL-VERGLEICHSMETHODE (FLASH CONVERTER) 192 17.2.1.3 A/D-WANDLER MIT PARALLEL-SERIELLER VERGLEICHSMETHODE 194 17.2.2 A/D-WANDLER MIT STUFENWEISER ANNAEHERUNG (WAEGEVERFAHREN) 196 17.2.2.1 ALLGEMEINES 196 17.2.2.2 NACHLAUFVERSCHLUESSLER 197 17.2.2.3 STUFENRAMPENWANDLER 198 17.2.2.4 A/D-WANDLER MIT ITERATION (SUCCESSIVE APPROXIMATION REGISTER, SAR) 198 17.2.2.5 WEITERE A/D-WANDLER MIT STUFENWEISER ANNAEHERUNG 202 17.2.3 A/D-WANDLER MIT ZAEHLMETHODEN 203 17.2.3.1. PULSBREITEN-A/D-WANDLER 203 17.2.3.2 DUAL-SLOPE-A/D-WANDLER (ZWEIRAMPEN-A/D-U) 204 17.2.3.3 QUAD-SLOPE-A/D-WANDLER (VIER-RAMPEN-A/D-U) 206 17.2.3.4 A/D-WANDLER NACH DEM SPANNUNGS-FREQUENZ-VERFAHREN (VBLTAGE TO FREQUENCY-CONVERTER VFC) 209 17.2.3.5 DELTA-SIGMA-A/D-U (D/S-A/D-U) 210 18. ABTAST-HALTE-GLIEDER (TRACK AND HOLD T/H, SAMPLE AND HOLD S/H) 215 18.1 EINFUEHRUNG 215 18.2 GRUNDLAGEN, KENNGROESSEN VON ABTAST-HALTE-GLIEDERN 216 18.2.1 GRENZFREQUENZ FUER A/D-U OHNE ABTAST-HALTE-GLIED 216 18.2.2 DURCHGRIFF (FEED-THROUGH) 217 18.2.3 HOLD-STEP 217 18.2.4 HALTEDRIFT (DROOP) 217 18.2.5 ANSTIEGSGESCHWINDIGKEIT (SLEW RATE) UND APERTURZEIT (APERTURE DELAY) 218 18.3 SCHALTUNGSTECHNIK BEI ABTAST-HALTE-GLIEDERN 219 18.3.1 KOMPENSATION DES HOLD-STEP 219 18.3.2 KOMPENSATION DES FEED-THROUGH 219 19. DIGITALFILTCR 221 19.1 EINFUEHRUNG 221 19.2 GRUNDLAGEN 221 19.2.1 FREQUENZSPEKTRUM DES DISKRETISIERTEN SIGNALS 221 19.2.2 GRUNDSTRUKTUREN VON DIGITALFILTERN 222 19.2.2.1 NICHTREKURSIVE FILTER (FIR-FILTER) 224 19.2.2.2 REKURSIVE DIGITALFILTER (IIR-FILTER) 226 XIV INHALTSVERZEICHNIS SEITE 20. PROGRAMMIERBARE LOGISCHE SCHALTUNGEN (PROGRAMMABLE LOGIC DEVICES, PLD) 228 20.1 EINLEITUNG 228 20.2 KOMBINATORISCHE PLD 230 20.2.1 (X)ROM 230 20.2.2 PAL 232 20.2.3 PLA 233 20.3 SEQUENTIELLE PLD 234 21. SPEICHERWERKE (DATENSPEICHER) 235 21.1 KENNGROESSEN VON SPEICHERWERKEN 235 21.1.1 SPEICHERKAPAZITAET 235 21.1.2 ZUGRIFFSZEIT, ZYKLUSZEIT 235 21.1.3. MODULARITAET 236 21.1.4 VERLUSTLEISTUNG 237 21.1.5 SPEICHERDICHTE (BIT YY MM 3 ) 237 21.2 MAGNETSPEICHER 237 21.2.1 MECHANISCHE EIGENSCHAFTEN 238 21.2.2 MAGNETISCHE GRUNDLAGEN 238 21.2.3 MAGNETAUFZEICHNUNG (SPEICHERVORGANG) 239 21.2.4 WIEDERGABEVORGANG (LESEN DER DATEN) 241 21.2.5 RINGKERNSPEICHER 242 21.2.5.1 INFORMATIONSSPEICHERUNG IM FERRITKERN, LESEN DER INFORMATION 242 21.2.5.2 SCHREIBEN DER INFORMATION 244 21.2.5.3 2D-SPEICHER (BITWEISE ADRESSIERUNG) 245 21.2.5.4 3D-SPEICHER (WORTWEISE ADRESSIERUNG) 245 21.3 HALBLEITERSPEICHER 246 21.3.1 ALLGEMEINES 246 21.3.2 HALBLEITERSPEICHER MIT WAHLFREIEM ZUGRIFF (DYNAMIC RANDOM ACCESS MEMORY, DRAM) UND FLUECHTIGER SPEICHERUNG 246 21.3.2.1 STATISCHE BIPOLARZELLEN MIT MULTI-EMITTER-TRANSISTOR 247 21.3.2.2 STATISCHE BIPOLARZELLE MIT SCHOTTKY-DIODEN 248 21.3.2.3 STATISCHE MOS-ZELLE 249 21.3.2.4 DYNAMISCHE HALBLEITERSPEICHER 250 21.3.3 HALBLEITERSPEICHER MIT SERIELLEM ZUGRIFF UND FLUECHTIGER SPEICHERUNG 253 21.3.3.1 STATISCHE SCHIEBEREGISTER 253 21.3.3.2 DYNAMISCHE SCHIEBEREGISTER 253 21.3.3.3 EIMERKETTENSCHALTUNG (BUECKET BRIGADE DEVICE, BBD) 255 21.3.3.4 LADUNGSGEKOPPELTES SCHIEBEREGISTER (CHARGE COUPLED DEVICE, CCD) 256 21.3.3.5 FIRST-IN-FIRST-OUT UND LAST-IN-FIRST-OUT-SPEICHER (FIFO UND LIFO) 257 21.3.4 NICHTFLUECHTIGE HALBLEITER-FESTWERTSPEICHER INH ALTSVERZEICHNIS XV SEITE (ROM, PROM, EPROM, EAROM, EEPROM) 257 21.3.4.1 STRUKTUR VON HALBLEITER-FESTWERTSPEICHERN 258 21.3.4.2 TECHNOLOGIEN VON HALBLEITER-FESTWERTSPEICHERN 259 21.3.5 NICHTFLUECHTIGE HALBLEITER-SCHREIB/LESESPEICHER (NOVRAM) 263 21.3.6 FLUECHTIGE HALBLEITER-SCHREIB/LESESPEICHER MIT SCHUTZ GEGEN BETRIEBSSPANNUNGSAUSFALL 264 21.3.7 OPTISCHE WORM-SPEICHER (WRITE-ONCE-READ-MANY) 264 21.4 MAGNETBLASENSPEICHER (MAGNETIC BUBBLE MEMORIES) 264 21.4.1 PHYSIKALISCHES PRINZIP DES BLASENSPEICHERS 264 21.4.2 AUFBAU EINES MAGNETBLASENSPEICHERS 266 21.4.3 ARBEITSWEISE 266 22. VERGLEICH UND RECHENWERKE (ARITHMETISCH-LOGISCHE EINHEIT ALU) 269 22.1 VERGLEICHER 269 22.1.1 AEQUIVALENZ-VERKNUEPFUNG (EINFACHER VERGLEICHER) 269 22.1.2 GROESSER-KLEINER-VERGLEICHER 269 22.2 RECHENWERKE 270 22.2.1 HALBADDIERER (HA) FUER 1 BIT 271 22.2.2 VOLLADDIERER (VA) FUER 1 BIT 271 22.2.3 VOLLSUBTRAHIERER (VS) FUER 1 BIT 272 22.2.4 SERIELLER ADDIERER 272 22.2.5 EINFACHER PARALLELADDIERER MIT " CARRY-RIPPLE-THROUGH " -TECHNIK 273 22.2.6 SCHNELLER PARALLEL-VOLLADDIERER MIT " CARRY-LOOK-AHEAD " -TECHNIK 274 22.2.7 ERWEITERUNG DES PARALLEL-VOLLADDIERERS ZUR ALU 275 22.2.8 ZUSAMMENSCHALTUNG MEHRER ALU ZUR VERGROESSERUNG DER WORTLAENGE 276 22.2.9 ALGORITHMEN ZUR DURCHFUEHRUNG VON MULTIPLIKATION UND DIVISION 278 22.2.9.1 MULTIPLIKATION 278 22.2.9.2 DIVISION 280 23. DIGITALE SCHALTWERKE, MIKROPROGRAMMICRTE STEUERUNGEN 282 23.1 EINLEITUNG, PROBLEMSTELLUNG 282 23.2 SCHALTWERK, STEUERWERK, OPERATIONSWERK UND STEUERKREIS 282 23.3 ARTEN VON SCHALTWERKEN 283 23.3.1 FESTVERDRAHTETES SCHALTWERK 283 23.3.2 SCHALTWERK MIT PLD-SCHALTKREISEN 283 23.3.3 SPEICHERPROGRAMMIERTE (MIKROPROGRAMMIERTE) SCHALTWERKE 283 23.3.4 SCHALTWERKE MIT MIKROPROZESSOREN 283 23.4 DAS SCHALTWERK ALS ENDLICHER AUTOMAT (ZUSTANDSMASCHINE, FINITE STATE MACHINE FSM) 284 23.4.1 MEALY-AUTOMAT 285 23.4.2 MOORE-AUTOMAT 286 23.4.3 VERGLEICH MEALY/MOORE-AUTOMAT 286 23.5 UNGETAKTETE ("ASYNCHRONE " ) SCHALTWERKE 286 23.6 GETAKTETE (YYSYNCHRONE " ) SCHALTWERKE 287 23.7 BEISPIELE FUER SYNCHRONE, MIKROPROGRAMMIERTE SCHALTWERKE 287 23.8 VERALLGEMEINERTES MODELL DES SYNCHRONEN XVI INHALTSVERZEICHNIS SEITE MIKROPROGRAMMIERTEN STEUERWERKS 289 23.9 ERZEUGUNG DER FOLGEADRESSEN 290 23.9.1 POLGEADRESSERZEUGUNG MITTELS BINAERZAEHLER 290 23.9.2 FOLGEADRESSERZEUGUNG DURCH DAS MIKROPROGRAMM 291 23.9.3 FOLGEADRESSERZEUGUNG DURCH INTERNE VERKNUEPFUNG VON EINGANGS UND ZUSTANDSVEKTOR 291 23.10 STEUERWORTAUSWERTUNG 291 24. GRUNDLAGEN DIGITALER RECHENAUTOMATEN (DIGITALRECHNER) 293 24.1 BEGRIFFSBESTIMMUNG ANALOGRECHNER, DIGITALRECHNER UND HYBRIDRECHNER 293 24.1.1 ANALOGRECHNER (AR) 293 24.1.2 DIGITALRECHNER (DR) 293 24.1.3 HYBRIDRECHNER (HR) 294 24.2 PRINZIPIELLER AUFBAU VON DIGITALEN RECHENSYSTEMEN 295 24.2.1 EINLEITUNG, INFORMATIONSVERARBEITUNG BEIM MENSCHEN 295 24.2.2 PRINZIPIELLE ARCHITEKTUREN VON DIGITALRECHNERN 296 24.2.2.1 VON-NEUMANN RECHNER, SINGLE-INSTRUCTION/ SINGLE-DATA-STREAM (SISD)-RECHNER 297 24.2.2.2 SINGLE-INSTRUCTION/MULTIPLE-DATE-STREAM (SIMD)-RECHNER 298 24.2.2.3 MULTIPLE-INSTRUCTION/SINGLE-DATA-STREAM-(MISD)-RECHNER 298 24.2.2.4 MULTIPLE-INSTRUCTION/MULTIPLE DATA-STREAM-(MIMD)-RECHNER 298 24.3 ARTEN VON RECHNERN 299 24.3.1 HANDBEDIENTE TISCHRECHNER, TASCHENRECHNER 299 24.3.2 PROGRAMMGESTEUERTE RECHENMASCHINEN 300 24.3.3 SPEICHERPROGRAMMIERTE RECHENMASCHINEN 300 24.4 TECHNISCHE AUSRUESTUNG VON RECHNERN (HARDWARE) 301 24.4.1 GROSSCOMPUTER 302 24.4.2 MINICOMPUTER 302 24.4.3 MIKROCOMPUTER 303' 24.4.4 MIKROPROZESSOR 303 24.4.5 HOME UND PERSONALCOMPUTER 303 24.4.6 VEKTORRECHNER (FELDRECHNER) 304 24.4.7 TRANSPUTER 304 24.4.8 DIGITALE SIGNALPROZESSOREN 304 24.5 PROGRAMMAUSRUESTUNG VON RECHNERN (HARDWARE) 305 24.5.1 PROGRAMMIERUNG IM MASCHINENCODE 305 24.5.2 SYMBOLISCHE PROGRAMMIERSPRACHE (1:1 -UEBERSETZUNG) ODER ASSEMBLERCODE 305 24.5.3 PROBLEMORIENTIERTE PROGRAMMIERSPRACHEN 305 24.5.3.1 INTERPRETER 306 24.5.3.2 COMPILER 306 24.5.4 BETRIEBSSYSTEME (MONITOR-SYSTEME) 309 24.5.5 MEHRPROGRAMMBETRIEB (MULTIPROGRAMMING) 309 INHALTSVERZEICHNIS XVII SEITE 24.5.6 SIMULTANVERARBEITUNG (MULTIPROCESSING) 309 24.5.7 MULTITASKING 310 24.5.8 TEILNEHMERRECHENSYSTEME (MULTI-USER-SYSTEME) 310 24.5.9 VERTEILTE SYSTEME (DISTRIBUTED SYSTEMS), RECHNERNETZE 310 24.6 GESCHICHTLICHES ZUR COMPUTERTECHNIK 312 24.7 INFORMATIONSVERARBEITUNG IM KLASSISCHEN VON-NEUMANN-RECHNER 317 24.7.1 OPERATIONSPRINZIP 317 24.7.2 SYNCHRONES STEUER ODER LEITWERK 318 24.7.3 BEFEHLSTYPEN UND BEFEHLSAUFBAU 318 24.7.3.1 TYPISCHE BEFEHLSARTEN 318 24.7.3.2 EIN-, ZWEI UND MEHRADRESSBEFEHLE 319 24.7.4 ARTEN DER ADRESSIERUNG (ADRESSIERUNGSMODUS) ALLGEMEIN 320 24.7.4.1 EINTEILUNG DES SPEICHERRAUMS IN SEITEN (MEMORY PAGING) 320 24.7.4.2 NICHT-INDIZIERTE ADRESSIERUNGSTECHNIKEN 321 24.7.4.3 INDIZIERTE ADRESSIERUNGSTECHNIKEN 324 24.7.5 STEUERWERK 326 24.7.6 BEFEHLSVERARBEITUNG IN DER CPU 327 24.7.7 PROGRAMMIEREBENEN 328 24.7.7.1 MAKROPROGRAMMEBENE 328 24.7.7.2 MIKROPROGRAMMIERUNG 329 24.7.8 PROGRAMMUNTERBRECHUNG (INTERRUPT) 329 24.7.9 DATENVERKEHR MIT DEN E/A-EINRICHTUNGEN 331 24.7.10 DIREKTER SPEICHERZUGRIFF (DIRECT MEMORY ACCESS, DMA) 331 24.8 HOCHLEISTUNGS -MIKROPROZESSOREN 332 24.8.1 BITSLICE-PROZESSOREN 333 24.8.2 PIPELINE-PROZESSOREN 333 25. MIKROCOMPUTER (MICRO COMPUTER UNITS, MCUS) 336 25.1 INFORMATIONSDARSTELLUNG MITTELS ASCII-CODE 336 25.2 HYPOTHETISCHER 8 -BIT-MIKROCOMPUTER 339 25.2.1 ARCHITEKTUR DES HYPOTHETISCHEN MIKROCOMPUTERS 339 25.2.2 FUNKTION DER REGISTER 340 25.2.2.1 DATENREGISTER 340 25.2.2.2. BEFEHLSREGISTER 341 25.2.2.3 AKKUMULATOR 342 25.2.2.4 PROZESSOR-STATUSREGISTER 342 25.2.2.5 BEFEHLSZAEHLER (PROGRAM COUNTER PC) 343 25.2.2.6 INDEXREGISTER 343 25.2.2.7 STAPELZEIGER (STACKPENNTER, SP) 343 25.2.2.8 ADRESSREGISTER 344 25.3 STEUERLOGIK 344 25.4 BEFEHLSVERARBEITUNG IN DER MPU 345 25.5 PROGRAMMUNTERBRECHUNG (INTERRUPT) 345 25.6 DATENVERKEHR MIT DEN E/A-EINRICHTUNGEN 347 25.6.1 HYPOTHETISCHES E/A-WERK FUER PARALLELEN BETRIEB (PIA) 348 XVIII INHALTSVERZEICHNIS SEITE 25.6.1.1 DATENRICHTUNGSREGISTER DDR, I/O-PUFFERREGISTER IOB 348 25.6.1.2 STEUER-ODER KONTROLL-REGISTER (CONTROL REGISTER) 349 25.6.1.3 ADRESSIERUNG DER REGISTER DES PIA 350 25.6.1.4 BAUSTEINADRESSIERUNG (CHIP SELECT) 351 25.6.1.6 STEUERSIGNALE EN, RESET UND R/W 351 25.6.2 HYPOTHETISCHES E/A-WERK FUER SERIELLEN BETRIEB (SIA ODER ACIA) 351 25.6.2.1 STEUER ODER KONTROLLREGISTER (CONTROL REGISTER) 353 25.6.2.2 STATUSREGISTER 354 25.6.2.3 REGISTERADRESSIERUNG 355 25.6.3 HYPOTHETISCHES E/A-WERK FUER UNIVERSELLEN EINSATZ (VERSATILE INTERFACE ADAPTER VIA) 355 25.6.3.1 DATENRICHTUNGSREGISTER DDRA, DDRB 357 25.6.3.2 INPUT-REGISTER (LATCHES) IRA, IRB UND OUTPUT-REGISTER ORA, ORB 358 25.6.3.3 SCHIEBEREGISTER (SR) UND HILFSSTEUERREGISTER (ACR) 359 25.6.3.4 STEUERSIGNALE CP2, RESET, R/W 359 25.6.3.5 CHIP-UND REGISTERADRESSIERUNG CS], CS2, RSO . RS3 360 25.6.3.6 INTERRUPT-REQUEST-SIGNAL IRQ 361 25.6.3.7 PERIPHERE STEUERLEITUNGEN CAJ, CA2 , CBJ, CB2 361 25.6.3.8 QUITTUNGSBETRIEB (HANDSHAKE) BEI DATENUEBERTRAGUNGEN, PERIPHERIE-STEUERREGISTER PCR 361 25.6.3.9 INTERRUPTBETRIEB, INTERRUPT-FLAG-REGISTER IFR, INTERRUPT-ENABLE-REGISTER IER 363 25.6.3.10 ZEITTAKT-STEUERUNG (TIMER-OPERATION) 365 25.7 MINIMALKONFIGURATION DES HYPOTHETISCHEN MIKROCOMPUTERS 370 25.8 BEFEHLSSATZ DES HYPOTHETISCHEN MIKROPROZESSORS 371 25.9 INDUSTRIELLE 16 UND 32-BIT-MIKROPROZESSOREN 379 AUSWAHL ERGAENZENDER UND WEITERFUEHRENDER LITERATUR 383 STICHWORTVERZEICHNIS 385
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