Verfügbarkeit: Hardwareentwicklung mit ASIC

Hardwareentwicklung mit ASIC: Einsatz und Anwendung von CAE-Entwurfswerkzeugen

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Siegl, Johann 1947- (VerfasserIn), Eichele, Herbert (VerfasserIn)
Format:	Buch
Sprache:	German
Veröffentlicht:	Heidelberg Hüthig 1990
Schriftenreihe:	Mikroelektronik 8
Schlagworte:	Kundenspezifische Schaltung CAE Hardwareentwurf Schaltungsentwurf Entwurf Hardwareentwicklung
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adam_text	PROF. DR. J. SIEGL PROF. DR. H. EICHELE HARDWAREENTWICKLUNG MIT ASIC EINSATZ UND ANWENDUNG VON CAE-ENTWURFSWERKZEUGEN HUETHIG BUCH VERLAG HEIDELBERG INHALTSVERZEICHNIS SEITE 1. EINFUEHRUNG (PROF. DR. SIEGL) 1 LITERATUR ZU KAP. 1 10 2. ZUM SYSTEMENTWURF (PROF. DR. SIEGL) 12 2.1 AUFGABENBESCHREIBUNG DURCH EIN PFLICHTENHEFT 12 2.2 ANSAETZE ZUR ENTWURFSAUTOMATISIERUNG 16 2.2.1 AUFGABEN UND ZIELE DER ENTWURFSAUTOMATISIERUNG 16 2.2.2 HIERARCHIES KONZEPT UND FUNKTIONSSPEZIFIKATION VON TEILFUNKTIONEN . . 18 2.2.3 EINIGE GRUNDSAETZE ZUM SYSTEMENTWURF 24 2.3 DIE ENTWURFSEBENEN UND DEREN DARSTELLUNGSARTEN 25 2.4 LOGIKSYNTHESE VON ENDLICHEN ZUSTANDSAUTOMATEN (FSM) 28 2.5 HOEHERE ABSTRAKTIONSEBENEN VON DIGITALEN FUNKTIONEN 44 2.5.1 ZUR REGISTERTRANSFER-BESCHREIBUNG 44 2.5.2 ZUR ALGORITHMISCHEN BESCHREIBUNG 50 2.5.3 HARDWAREBESCHREIBUNGSSPRACHEN 51 2.5.4 ZUM SCHALTUNGSENTWURF MIT CAE-WORKSTATIONS 62 LITERATUR ZU KAP. 2 68 3. ZUR ENTWURFSREALISIERUNG (PROF. DR. EICHELE) 71 3.1 CMOS-TECHNOLOGIE 71 3.2 CMOS-GATE-ARRAYS 77 3.3 EINFLUESSE DER TECHNOLOGIE AUF DEN SCHALTUNGSENTWURF 82 3.3.1 GATTERLAUFZEITEN 82 3.3.2 EINFLUSSGROESSEN AUF DIE GATTERLAUFZEIT 84 3.3.3 ZEITABSCHAETZUNGEN 86 3.3.4 SETUP-/HOLD-ZEITEN 88 3.3.5 MAXIMALE KIPPFREQUENZ / MAXIMALE TAKTFREQUENZ 90 3.4 ENTWURFSGRUNDSAETZE 91 3.5 TESTPROBLEME INTEGRIERTER SCHALTUNGEN 96 3.5.1 EINFUEHRUNG 96 3.5.2 PHYSIKALISCHE FEHLER UND FEHLERMODELLE 96 3.5.2.1 FEHLERMODELL AUF GATTEREBENE 97 3.5.3 ELEMENTARE TESTKONZEPTE 99 3.5.4 TESTGENERIERUNG 101 3.6 ENTWURF TESTBARER SCHALTUNGEN 111 3.6.1 EINFUEHRUNG 111 3.6.2 TESTBARKEITSMASSE 111 3.6.3 AD-HOC-METHODEN 115 3.6.4 SCAN-TECHNIKEN 120 3.6.4.1 SCAN-PATH-DESIGN 122 3.6.4.2 LEVEL-SESITIVE-SCAN-DESIGN (LSSD) 124 3.6.4.3 MULTIPLEXER-SCAN-STRUKTUREN 125 3.6.4.4 BOUNDARY- SCAN-TECHNIKEN 126 3.7 SELBSTTEST VON SCHALTUNGEN (BIST) 131 3.7.1 TESTDATENGENERIERUNG 131 3.7.2 AUSWERTUNG DER SCHALTUNGSREAKTION (PATTERN COMPRESSION) 135 3.7.3 IMPLEMENTIERUNG VON BIST 136 LITERATUR ZU KAP. 3 139 4. ENTWURFSWERKZEUGE AUF CAE-WORKSTATIONS (PROF. DR. SIEGL) . . . . 143 4.1 GRAFISCHE SCHALTPLANEINGABE 146 4.2 SCHALTUNGSVERIFIKATION DURCH SIMULATION 152 4.3 ENTWURFSWERKZEUGE FUER PROGRAMMIERBARE LOGIKBAUSTEINE 163 4.4 WERKZEUGE ZUR FEHLERSIMULATION UND TIMING-VERIFIKATION 173 LITERATUR ZU KAP. 4 179 5. SIMULATIONSMETHODEN FUER DIE SCHALTUNGSVERIFIKATION (PROF. DR. SIEGL) . 181 5.1 ZUR METHODIK DER CIRCUIT-SIMULATION 181 5.2 ZUR METHODIK DER LOGIKSIMULATION. . 199 5.3 MIXED-MODE- SIMULATION 203 5.4 STRUKTURABHAENGIGE SIMULATION 204 LITERATUR ZU KAP. 5 208 6. WERKZEUGE ZUR LAYOUTERSTELLUNG (PROF. DR. EICHELE) 210 6.1 FLOORPLANNING UND PLAZIERUNG 210 6.2 VERDRAHTUNG 215 6.3 VORBEREITUNG DES GATE-ARRAY LAYOUTS AUF MENTOR GRAPHICS WORKST. . 219 6.4 DURCHFUEHRUNG UND BACKANNOTATION AUF MENTOR GRAPHICS WORKSTATIONS 221 6.5 UEBERGABE DER DATENBASIS AN HALBLEITERHERSTELLER 223 LITERATUR ZU KAP. 6 224 7. UEBUNGSPROGRAMM 226 ANHANG: A EINFUEHRUNG IN CAE-WORKSTATIONS 234 B SCHALTPLANEINGABE MIT NETED UND SYMED . 239 C LOGIKSIMULATION MIT QUICKSIM 254 D CIRCUIT-SIMULATION MIT MSPICE 260 E FEHLERSIMULATION MIT QUICKFAULT 265 F ERSTELLUNG EINES GATE-ARRAY-LAYOUTS MIT AUTOGATE 268 G ENTWICKLUNGSSCHRITTE FUER GATE-ARRAY-DESIGN MIT BEISPIEL 281
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Bestandesangaben von THWS Schweinfurt Zentralbibliothek Lesesaal
Signatur:	2000 ZN 4930 S571
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