Holdings: Taschenbuch Digitaltechnik

Taschenbuch Digitaltechnik:

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Bibliographic Details
Main Authors:	Siemers, Christian 1954- (Author, Editor), Sikora, Axel (Author, Editor), Hagenbruch, Olaf 1952- (Author)
Format:	Book
Language:	German
Published:	München Hanser [2022]
Edition:	4., aktualisierte Auflage
Subjects:	Digitaltechnik
Online Access:	Inhaltsverzeichnis
Physical Description:	499 Seiten Illustrationen, Diagramme 20 cm
ISBN:	9783446469143 3446469141

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MARC


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adam_text	Inhaltsverzeichnis 1 Grundlagen. 19 Einführung in die Digitaltechnik. 1.1.1 Analoge und digitale Signale. 1.1.2 Umsetzung zwischen analogen und digitalen Werten. 1.1.3 Binäre Zustände . 1.1.4 Zeichen, Alphabet und Code. 1.1.5 Mehrwertige Logik . 1.1.6 Programmierbare digitale Systeme. 1.2 Klassifizierung von digitalen Schaltungen. 1.2.1 Zeitunabhängige Schaltungen . 1.2.2 Zeitabhängige Schaltungen . 1.3 Zielfunktionen . 1.3.1 Zielfunktionen in der Rechnertechnik. 1.3.2 Zielfunktionen in der Kommunikationstechnik. 1.3.3 Weitere Zielfunktionen. 1.4 Einheiten und Größen der Digitaltechnik. 19 20 22 23 23 24 24 25 25 25 26 27 27 28 28 2 Halbleitertechnologie und Schaltungstechnik. 30 2.1 2.2 Einführung . Technologische Grundlagen. 2.2.1 Eigenschaften von Atomen im Verbund. 2.2.2 Eigenschaften von Halbleitern. 2.2.3 Herstellung von Halbleitern. 2.2.4 Skalierung von Halbleiterbauelementen . 2.2.5 Weiterentwicklung von Halbleitern. Bauelemente . 2.3.1 Bipolardioden. 2.3.2 Bipolartransistoren. 2.3.3 Feldeffekttransistoren. 2.3.3.1 Isolierschicht-FET . 2.3.3.2 Sperrschichtisolierte FET . 2.3.4 CMOS-Technologien . 2.3.5 Metallisierungssysteme . Schaltungstechniken. 2.4.1 Überblick. 2.4.2 Transistor- Transistor-Logik (TTL) . 2.4.3 ECL . 2.4.4 NMOS. 2.4.5 CMOS. 2.4.5.1 Grundaufbau. 2.4.5.2 Zeitverhalten. 2.4.5.3 Transmission-Gates . 2.4.6 BiCMOS . 2.4.7 Ausgangsschaltungen. 30 30 30 33 34 36 38 39 39 42 43 43 46 47 48 50 50 51 52 53 54 54 57 59 59 60 1.1 2.3 2.4 3 Zahlensysteme und Codierung. 62 Zahlensysteme. 62 3.1.1 Additionssysteme . 62 3.1.2 Stellenwertsysteme . 63 3.1.3 Zahlensystemkonvertierung. 63 3.2 Binäre Codierung von Zahlen und Zeichen. 63 3.2.1 Darstellung positiver ganzer Zahlen . 63 3.2.2 Darstellung negativer ganzer Zahlen. 64 3.2.3 Darstellung rationaler Zahlen . 67 3.2.3.1 Festkommadarstellung . 67 3.2.3.2 Gleitkommadarstellung . 68 3.2.4 Tetraden-Codes. 71 3.2.5 Zeichencodes . 72 3.2.5.1 ASCII . 72 3.2.5.2 ISO 8859 . 73 3.2.5.3 Unicode . 74 3.2.5.4 Universal Transformation Format (UTF) . 75 3.3 Grundbegriffe der Codierungstheorie. 75 3.4 Quellencodierung. 78 3.4.1 Grenzen der Kompression. 79 3.4.1.1 Informationsgehalt und Entropie . 79 3.4.1.2 Theorem von Shannon . 80 3.4.2 Verlustfreie Kompression . 81 3.4.2.1 Fano-Codierung. 82 3.4.2.2 Huffman-Codierung. 83 3.4.2.3 Lauflängencodierung . 84 3.4.2.4 Lempel-Ziv-Codierung. 85 3.4.2.5 Arithmetische Codierung . 86 3.4.3 Verlustbehaftete Kompression . 87 3.4.3.1 Sprachkompression . 87 3.4.3.2 Bildkompression . 88 3.4.3.3 Audio- und Videokompression. 88 3.5 Kanalcodierung. 89 3.5.1 Hamming-und Code-Distanz . 90 3.5.2 Fehlererkennende Codes. 90 3.5.2.1 Paritäts-Codes. 90 3.5.2.2 CRC-Codes . 91 3.5.3 Fehlerkorrigierende Codes . 94 3.5.3.1 Hamming-Code. 94 3.5.3.2 Matrix-Codes . 96 3.5.4 Grenzen der Datenübertragung . 96 3.6 Leitungscodierung . 98 3.7 Modulation. 100 3.1 4 Boole’sche Algebra. 102 4.1 Grundlagen. 102 4.1.1 Elementare Boole’sche Operatoren.102 4.1.1.1 Null- und Eins-Theoreme . 103 4.2 4.3 4.4 4.1.1.2 Idempotenz. 103 4.1.1.3 Komplement. 103 4.1.2 Boolesche Funktionen. 103 4.1.2.1 Funktionen mit einem Eingang und Ausgang . 104 4.1.2.2 Funktionen mit zwei Eingängen. 104 4.1.2.3 Boole’sche Funktionen mehrerer Variabler. 106 4.1.3 Rechenregeln der Schaltalgebra. 107 4.1.3.1 Kommutativgesetze . 107 4.1.3.2 Assoziativgesetze. 107 4.1.3.3 Distributivgeset'ze .107 4.1.3.4 Kürzungsregeln. 107 4.1.3.5 De Morgan’sche Gesetze. 108 4.1.3.6 Dualitätsprinzip, Shannon’sches Gesetz. 108 4.1.4 Vollständige Logiksy sterne . 109 4.1.4.1 Vollständiges System aus UND, ODER, NICHT. 109 4.1.4.2 Vollständige Systeme mit NAND- oder mit NOROperator. HO Normalformen. 110 4.2.1 Disjunktive Normalform (DNF). 110 4.2.1.1 Minterm. HO 4.2.1.2 DNF-Beschreibung Boolescher Funktionen.HO 4.2.2 Konjunktive Normalform (KNF) . 111 4.2.2.1 Maxterm. Ill 4.2.2.2 KNF-Beschreibung Boolescher Funktionen. 112 4.2.3 Vertauschen der UND/ODER-Operatoren . 112 Minimieren Boolescher Funktionen . 112 4.3.1 Minimierungsverfahren . 113 4.3.2 KV-Diagramm . 113 4.3.2.1 KV-Diagramm für zwei Eingangsvariable . 113 4.3.2.2 KV-Diagramm für drei Eingangsvariable. 114 4.3.2.3 KV-Diagramme mit bis zu sechs Eingangsvariablen .115 4.3.2.4 Implikanten. 115 4.3.2.5 Minimieren Boolescher Funktionen. 116 4.3.3 Ausnutzen von Redundanzen. 118 4.3.4 Verfahren von Quine und Mc Cluskey. 118 Funktionszerlegung. 120 4.4.1 Disjunkte Zerlegung. 120 4.4.2 Iterative Zerlegung. 121 4.4.3 Shannon-Zerlegung . 121 4.4.4 Geordnete binäre Entscheidungsgraphen. 123 5 Kombinatorische Schaltungen . 125 5.1 Wichtige Grundschaltungen. 125 5.1.1 Multiplexer. 125 5.1.1.1 Funktionsweise eines Multiplexers . 126 5.1.1.2 Schaltsymbol . 126 5.1.1.3 Realisierung Boolescher Funktionen . 127 5.1.2 Demultiplexer. 127 5.1.2.1 Funktionsweise eines Demultiplexers . 127 5.2 5.3 6 5.1.2.2 Schaltsymbol . 128 5.1.2.3 Realisierung Boolescher Funktionen . 128 5.1.3 Code-Umsetzer. 129 5.1.3.1 Prioritäts-Encoder . 129 5.1.3.2 Binär/Gray-Code-Umsetzer.130 5.1.4 Addition und Subtraktion von Zahlen . 130 5.1.4.1 Addition einzelner Bits. 130 5.1.4.2 Addition positiver Festkommazahlen . 131 5.1.4.3 Addition von 2er-Komplementzahlen . 132 5.1.4.4 Subtraktion von Festkommazahlen . 132 5.1.4.5 Rechenwerk zur Addition und Subtraktion. 133 5.1.4.6 Beschleunigung der Addition. 134 Hazards . 135 5.2.1 Entstehung von Hazards . 136 5.2.2 Eliminieren von Hazards. 137 Schaltungen mit externer asynchroner Rückkopplung. 137 5.3.1 Gedankliche Auftrennung der Rückkopplungssignale . 138 5.3.2 Spezifikation asynchron rückgekoppelter Schaltungen. 138 5.3.2.1 Spezifikation mittels Funktionstabelle. 138 5.3.2.2 Spezifikation durch Zustandsdiagramm. !39 5.3.3 Realisierung asynchron rückgekoppelter Schaltungen . 140 Sequenzielle Schaltungen.143 Grundlagen. 143 6.1.1 Realisierung von bistabilen Kippstufen (Flipflops) . 143 6.1.1.1 Grundlegendes . 143 6.1.1.2 Asynchrone Flipflops . 144 6.1.1.3 Synchrone Flipflops . 145 6.1.2 Zeitverhalten von Flipflops . 150 6.1.3 Schmitt-Trigger. 152 6.2 Asynchrone Schaltwerke . 154 6.3 Synchrone Schaltwerke . 155 6.3.1 Endliche Zustandsautomaten. 155 6.3.1.1 Übersicht . 155 6.3.1.2 Diskretisierung der Zeit . 158 6.3.1.3 Entwurf endlicher Zustandsautomaten. 158 6.3.1.4 Modellierung endlicher Zustandsautomaten.159 6.3.1.5 Codierung. 166 6.3.2 Timing-Bedingungen . 166 6.3.2.1 Synchroner Fall. 166 6.3.2.2 Taktversatz . 167 6.3.2.3 Minimierung des Taktversatzes . 169 6.3.3 Pipelining. 169 6.3.4 Verlustleistung . 170 6.3.5 Hflfsschaltungen . 171 6.3.5.1 Realisierung von Multivibratoren (Oszillatoren) . 171 6.3.5.2 Realisierung von Reset-Schaltungen. 173 6.4 Zähler und Frequenzteiler. 173 6.4.1 Asynchrone Zähler . 174 6.1 6.5 6.4.2 Synchrone Zähler . 175 Schieberegister. 176 7 Entwurfsverfahren für digitale Schaltungen.179 7.1 7.2 Schritte im Entwurfsprozess. 181 Modellierung digitaler Systeme. 186 7.2.1 Modelleingabe . 187 7.2.1.1 Schaltplaneingabe . 187 7.2.1.2 HDL-Modelleingabe . 188 7.2.1.3 Grafische Modelleingabe. 188 7.2.2 Einfaches Entwurfsbeispiel. 189 7.2.2.1 Spezifikation auf algorithmischer Ebene . 189 7.2.2.2 Strukturierung auf RT-Ebene . 190 7.2.2.3 Verhaltensmodellierung auf RT-Ebene. 191 7.2.2.4 Synthese und Implementierung des RT-Modells . 193 7.2.2.5 Analyse auf Gatterebene. 194 7.2.2.6 Redesign als Ripple-Carry-Addierer.194 7.2.2.7 Gatternetzliste einer CPLD-Implementierung. 195 7.2.2.8 Übergang auf die Transistorebene. 196 Simulation. 197 7.3.1 Grundlagen der Simulation . 197 7.3.1.1 Simulationsarten . 198 7.3.1.2 Simulationsmethoden. 200 7.3.1.3 Grenzen der Simulation . 201 7.3.1.4 Verzögerungsmodelle. 202 7.3.2 Ereignisgesteuerte Simulation . 204 Synthese. 206 7.4.1 Verhaltenssynthese. 208 7.4.2 RT-Synthese . 210 Physikalische Implementierung. 211 7.5.1 Translate . 212 7.5.2 Technology Mapping und Place Route. 212 7.5.2.1 CPLD Optimierung . 212 7.5.2.2 Mehrstufige Logikoptimierung.212 7.5.2.3 Optimierung für SRAM-FPGAs. 214 7.5.3 Place Route. 214 7.5.4 Neuere Trends. 215 Verifikation . 215 7.6.1 Funktionale Verifikation . 216 7.6.1.1 Verifikationssimulation. 217 7.6.1.2 Hardware-Emulation . 217 7.6.1.3 FPGA-Prototypen . 218 7.6.2 Statische Timinganalyse .218 7.6.3 Formale Verifikation . 219 7.6.3.1 Logikverifikation. 220 7.6.3.2 Verifikation durch Modellprüfung. 220 Entwicklungstrends. 221 7.7.1 Hierarchisierung . 221 7.7.2 Hardware-Software-Codesign . 222 7.3 7.4 7.5 7.6 7.7 8 Hardware-Modellierung. 224 8.1 Hardware-Beschreibungssprachen. 224 8.2 VHDL. 225 8.2.1 Grundkonzepte von VHDL . 226 8.2.1.1 Sprachelemente. 226 8.2.1.2 Schnittstellenbeschreibung durch entity, port und generic. 231 8.2.1.3 Architekturbeschreibung und lokale Signale.233 8.2.1.4 Datenflussbeschreibung durch nebenläufige Signalzu weisungen . 233 8.2.1.5 Verhaltensbeschreibungen durch Prozesse . 234 8.2.1.6 Strukturbeschreibung mit Komponenten . 239 8.2.1.7 Unterprogramme .241 8.2.1.8 Verwendung von Bibliotheken . 242 8.2.1.9 Testumgebungen .244 8.3 VHDL-AMS. 245 8.3.1 VHDL-AMS-Konzepte. 245 8.3.2 Verhaltensbeschreibungen.247 8.3.3 Strukturmodelle . 249 8.4 Verilog im Vergleich zu VHDL . 250 8.4.1 Sprachelemente.250 8.4.2 Strukturelle Beschreibung.250 8.4.3 Verhaltensbeschreibung . 252 8.5 Systeme. 257 8.5.1 Grundkonzepte von Systeme. 258 8.5.2 RT-Verhaltensbeschreibungen . 259 8.5.3 Strukturbeschreibungen . 261 8.5.4 Entwurf einer Testbench. 262 8.5.5 Besonderheiten bei der Verwendung von Signalen und Variablen 265 9 Test und Diagnose . 266 Grundlagen. 266 Fehlermodelle und Testmethoden. 268 9.2.1 Ausbeutemodelle.268 9.2.2 Fehlermodelle. 268 9.3 Testmustererzeugung und Fehlersimulation. 271 9.3.1 Schaltungspartitionierung und Fehlerreduktion. 272 9.3.2 Fehlersimulation . 273 9.3.3 Testbarkeitsmaße und Zufallstests . 273 9.3.4 Automatische Testmustererzeugung . 274 9.3.5 Diagnostische Tests . 274 9.3.6 Testmethoden ohne Haftfehlerannahme. 275 9.3.7 Teststrategien und Produktqualität . 276 9.4 Prüfgerechter Entwurf . 277 9.4.1 Prüfpfadbasierender Entwurf. 277 9.4.2 Ad-hoc-Techniken des prüfgerechten Entwurfs . 279 9.4.3 Verlustleistung im Testbetrieb .279 9.5 Selbsttest und eingebetteter Test. 280 9.5.1 Prüfpfadbasierender Selbsttest. 281 9.1 9.2 9.6 9.7 10 9.5.2 Mustererzeugung im Selbsttest . 281 9.5.3 Auswertung der Testantworten im Selbsttest . 283 9.5.4 Eingebetteter Test . 284 Test von Speicheifeldern . 285 Standardisierung . 286 9.7.1 IEEE 1149.1 Boundary Scan (JTAG) . 286 9.7.2 Standard zum Test von Systems on Chip (SoC) . 288 Realisierung digitaler Schaltwerke. 290 Grundlagen. 290 10.1.1 Layout. 290 10.1.2 Chip-Layout. 290 10.1.3 Entwurfsarten . 291 10.2 Full-Custom-Entwurf. 292 10.3 Semi-Custom-Entwurf. 292 10.3.1 Standardzellentwurf. 292 10.3.2 Gate-Array. 293 10.3.3 Embedded-Array. 294 10.4 Systemintegration. 294 10.4.1 Anforderungen und Herausforderungen.294 10.4.2 Bereitstellung von Makros .296 10.4.3 Positionierung der Hersteller. 297 10.4.4 SoC-Standards . 298 10.4.5 Produktbeispiele von Makros .298 10.4.5.1 Voraussetzungen . 298 10.4.5.2 Speicher.298 10.4.5.3 Prozessorkerne . 299 10.4.5.4 Kommunikationscontroller . 299 10.4.5.5 Schnittstellen . 300 10.4.5.6 Proprietäre Bibliotheken. 300 10.4.6 Erweiterungen. 300 10.1 11 Digitale Halbleiterspeicher. 301 Übersicht . 301 Halbleiterspeicher - Einteilung, Strukturen, Kenngrößen.302 11.2.1 Einteilung von Halbleiterspeichern. 302 11.2.2 Strukturen von Matrixspeichern. 306 11.2.3 Kenngrößen von Halbleiterspeichern . 307 11.3 Flüchtige Speicher. 309 11.3.1 SRAM. 310 11.3.1.1 SRAM-Speicherzelle . 310 11.3.1.2 SRAM-Bausteine. 311 11.3.2 DRAM .313 11.3.2.1 DRAM-Speicherzelle. 313 11.3.2.2 DRAM-Bausteine . 314 11.3.2.3 Weiterentwicklung von DRAM-Technologien . 317 11.3.3 SDRAM und DDR-RAM . 320 11.3.3.1 SDRAM.320 11.1 11.2 11.3.3.2 Ansätze zur Erhöhung der Datentransferrate. 321 11.3.3.3 DDR-RAM. 321 11.3.4 Kenngrößen von SRAM und DRAM .322 11.3.5 Weiterentwicklungen flüchtiger Speicher. 323 11.4 Nichtfiüchtige Speicher. 324 11.4.1 Maskenprogrammierte ROM. 325 11.4.2 PROM. 327 11.4.3 EPROM. 328 11.4.3.1 EPROM-Speicherzelle . 328 11.4.3.2 Programmierung der FAMOS-Speicherzelle. 329 11.4.3.3 Lesen einer FAMOS-Speicherzelle. 329 11.4.3.4 Löschen einer FAMOS-Zelle. 329 11.4.3.5 EPROM-Bausteine. 330 11.4.4 EEPROM. 330 11.4.4.1 EEPROM-Speicherzellen . 330 11.4.4.2 Programmieren von EEPROM-Zellen . 331 11.4.4.3 Löschen von EEPROM-Zellen. 332 11.4.4.4 Lesen von EEPROM-Zellen . 332 11.4.4.5 EEPROM-Baustein . 332 11.4.5 Flash-EEPROM . 333 11.4.5.1 Hash-EEPROM-Speicherzelle. 333 11.4.5.2 Flash-Architekturen . 334 11.4.5.3 Flash-Bausteine. 336 11.4.5.4 Weiterentwicklungen der Flash-Technologie . 337 11.5 NVRAM/NOVRAM. 337 11.5.1 Überblick. 337 11.5.2 Flüchtige RAM-Speicher mit Energiespeichern . 338 11.5.3 RAM-/EEPROM-(Flash-EEPROM-)Architekturen.338 11.5.4 Ferroelectric RAM (FeRAM/FRAM) .338 11.5.5 Magneto-resistives RAM (MRAM) . 340 11.5.6 Phase Change RAM (PCRAM, PRAM) . 341 11.6 Entwicklungstrends. 342 12 Mikroprozessortechnik. 344 Einführung . 344 12.1.1 Bestandteile eines Mikrocomputers . 345 12.1.2 Gegenstand der Mikroprozessortechnik. 347 12.1.3 Historische Entwicklung.347 12.1.4 Differenzierung von Mikroprozessoren. 350 12.2 Aufbau und Funktion einfacher Mikroprozessoren. 353 12.2.1 Komponenten eines Mikroprozessors . 353 12.2.1.1 Register . 353 12.2.1.2 ALU . 355 12.2.1.3 Steuerwerk .357 12.2.1.4 Adresswerk. 358 12.2.1.5 Systembus . 359 12.2.2 Ausgewählte Funktionsprinzipien . 360 12.2.2.1 Ablauf der Befehlsabarbeitung. 360 12.2.2.2 Bussteuerung . 362 12.1 12.5 12.6 12.2.2.3 Stackfunktion . 365 12.2.2.4 Polling und Interrupt-Steuerung . 367 12.2.3 Basis-Architekturen. 368 12.2.3.1 Vorbemerkungen . 368 12.2.3.2 CISC-Prozessoren . 369 12.2.3.3 RISC-Prozessoren . 370 Programmiermodell eines Mikroprozessors. 371 12.3.1 Registersatz . 371 12.3.2 Speichermodell.373 12.3.3 Befehlssatz. 374 12.3.4 Adressierungsarten .375 Erhöhung der Verarbeitungsleistung . 376 12.4.1 Pipelining. 377 12.4.2 Cache-Speicher. 379 12.4.3 Superskalare Prozessoren . 381 12.4.4 Multicore-Prozessoren . 383 Architekturmerkmale eines ausgewählten Mikroprozessors. 385 Trends. 389 13 Architekturen programmierbarer Logikbausteine . 391 12.3 12.4 13.1 Programmierbare Logikbausteine. 391 13.1.1 Allgemeines PLD-Modell. 391 13.1.2 Basisblöcke . 393 13.1.2.1 Logikblöcke in Look-Up-Table-Struktur . 393 13.1.2.2 Logikblöcke in PAL-Struktur.393 13.1.2.3 Logikblöcke mit Multiplexer.394 13.1.2.4 Speicherfunktion mit Bypass . 395 13.1.2.5 Aufbau des konfigurierbaren Routings . 395 13.1.3 Input-/Output-Blöcke. 396 13.1.3.1 Speicher-und Pufferfunktionen bei I/O. 396 13.1.3.2 Elektrische Anpassungen im I/O-Block. 397 13.1.4 Programmiertechnologien. 398 13.1.4.1 Pass-Transistoren. 399 13.1.4.2 Technologien im PLD-Codespeicher.399 13.1.5 Aufbau von Simple-und High-Density-PLDs . 401 13.1.5.1 Simple-PLDs . 402 13.1.5.2 High-Density-PLDs . 402 13.1.6 Klassifizierungen. 403 13.1.6.1 Klassifizierung nach Mikroarchitektur. 403 13.1.6.2 Klassifizierung nach Programmierbarkeit. 404 13.1.6.3 Weiterentwicklungen . 405 13.2 Übersicht zu Herstellern von PLDs. 406 13.2.1 Programmierbare Logikbausteine. 406 13.2.2 Software-definierte Mikroprozessorkerne . 408 13.3 Simple Programmable Logic Devices (SPLD). 408 13.3.1 GAL/PAL 16V8 . 409 13.3.2 GAL/PAL 22V10 . 410 13.4 Complex Programmable Logic Devices (CPLD) . 412 13.4.1 Basisarchitektur. 412 13.4.2 Erweiterungen.413 13.4.2.1 Erweiterung der PAL-Struktur . 414 13.4.2.2 Integration von SRAM-basierten Datenspeicher . 415 13.4.2.3 Hierarchische Organisation des Bausteins . 416 13.5 Field-Programmable Gate Arrays (FPGA). 417 13.5.1 Basisarchitektur. 417 13.5.2 Erweiterungen. 418 13.5.2.1 Zusammenfassung der Look-Up Tables(LUT). 419 13.5.2.2 Integration von SRAM-basierten Datenspeicher .419 13.5.2.3 Integration von Elementen zur arithmetischen Verar beitung . 420 14 Digital/Analog-Umsetzer und Analog/Digital-Umsetzer. 421 Grundlagen der Digitalisierung und Analogisierung . 421 14.1.1 Digitale S y sterne mit ADC und DAC . 421 14.1.2 Abtastung, Quantisierung und Rekonstruktion . 423 14.1.3 Weitere Kenngrößen von ADC und DAC. 428 14.2 Digital/Analog-Umsetzer (DAC).429 14.2.1 Grundprinzipien der Digital/Analog-Umsetzung . 429 14.2.2 Umsetzer mit Widerstandskettenleitern. 430 14.2.3 Umsetzer mit geschalteten Stromquellen. 432 14.2.4 Umsetzer mit Pulsweitenmodulator .433 14.2.5 Umsetzer mit Sigma-Delta-Modulation. 434 14.2.6 DAC im Signalweg . 435 14.2.7 Stand der Technik . 436 14.3 Analog/Digital-Umsetzer . 436 14.3.1 Grundprinzipien der Analog/Digital-Umsetzung . 437 14.3.2 Umsetzer mit Parallelverfahren . 439 14.3.3 Parallelumsetzer mit Pipeline . 441 14.3.4 Umsetzer mit sukzessiver Approximation . 442 14.3.5 Umsetzer mit Integration . 444 14.3.6 Umsetzer mit Sigma-Delta-Modulator . 446 14.1 Abkürzungsverzeichnis. 448 Literaturverzeichnis. 457 Sachwortverzeichnis. 471
adam_txt	Inhaltsverzeichnis 1 Grundlagen. 19 Einführung in die Digitaltechnik. 1.1.1 Analoge und digitale Signale. 1.1.2 Umsetzung zwischen analogen und digitalen Werten. 1.1.3 Binäre Zustände . 1.1.4 Zeichen, Alphabet und Code. 1.1.5 Mehrwertige Logik . 1.1.6 Programmierbare digitale Systeme. 1.2 Klassifizierung von digitalen Schaltungen. 1.2.1 Zeitunabhängige Schaltungen . 1.2.2 Zeitabhängige Schaltungen . 1.3 Zielfunktionen . 1.3.1 Zielfunktionen in der Rechnertechnik. 1.3.2 Zielfunktionen in der Kommunikationstechnik. 1.3.3 Weitere Zielfunktionen. 1.4 Einheiten und Größen der Digitaltechnik. 19 20 22 23 23 24 24 25 25 25 26 27 27 28 28 2 Halbleitertechnologie und Schaltungstechnik. 30 2.1 2.2 Einführung . Technologische Grundlagen. 2.2.1 Eigenschaften von Atomen im Verbund. 2.2.2 Eigenschaften von Halbleitern. 2.2.3 Herstellung von Halbleitern. 2.2.4 Skalierung von Halbleiterbauelementen . 2.2.5 Weiterentwicklung von Halbleitern. Bauelemente . 2.3.1 Bipolardioden. 2.3.2 Bipolartransistoren. 2.3.3 Feldeffekttransistoren. 2.3.3.1 Isolierschicht-FET . 2.3.3.2 Sperrschichtisolierte FET . 2.3.4 CMOS-Technologien . 2.3.5 Metallisierungssysteme . Schaltungstechniken. 2.4.1 Überblick. 2.4.2 Transistor- Transistor-Logik (TTL) . 2.4.3 ECL . 2.4.4 NMOS. 2.4.5 CMOS. 2.4.5.1 Grundaufbau. 2.4.5.2 Zeitverhalten. 2.4.5.3 Transmission-Gates . 2.4.6 BiCMOS . 2.4.7 Ausgangsschaltungen. 30 30 30 33 34 36 38 39 39 42 43 43 46 47 48 50 50 51 52 53 54 54 57 59 59 60 1.1 2.3 2.4 3 Zahlensysteme und Codierung. 62 Zahlensysteme. 62 3.1.1 Additionssysteme . 62 3.1.2 Stellenwertsysteme . 63 3.1.3 Zahlensystemkonvertierung. 63 3.2 Binäre Codierung von Zahlen und Zeichen. 63 3.2.1 Darstellung positiver ganzer Zahlen . 63 3.2.2 Darstellung negativer ganzer Zahlen. 64 3.2.3 Darstellung rationaler Zahlen . 67 3.2.3.1 Festkommadarstellung . 67 3.2.3.2 Gleitkommadarstellung . 68 3.2.4 Tetraden-Codes. 71 3.2.5 Zeichencodes . 72 3.2.5.1 ASCII . 72 3.2.5.2 ISO 8859 . 73 3.2.5.3 Unicode . 74 3.2.5.4 Universal Transformation Format (UTF) . 75 3.3 Grundbegriffe der Codierungstheorie. 75 3.4 Quellencodierung. 78 3.4.1 Grenzen der Kompression. 79 3.4.1.1 Informationsgehalt und Entropie . 79 3.4.1.2 Theorem von Shannon . 80 3.4.2 Verlustfreie Kompression . 81 3.4.2.1 Fano-Codierung. 82 3.4.2.2 Huffman-Codierung. 83 3.4.2.3 Lauflängencodierung . 84 3.4.2.4 Lempel-Ziv-Codierung. 85 3.4.2.5 Arithmetische Codierung . 86 3.4.3 Verlustbehaftete Kompression . 87 3.4.3.1 Sprachkompression . 87 3.4.3.2 Bildkompression . 88 3.4.3.3 Audio- und Videokompression. 88 3.5 Kanalcodierung. 89 3.5.1 Hamming-und Code-Distanz . 90 3.5.2 Fehlererkennende Codes. 90 3.5.2.1 Paritäts-Codes. 90 3.5.2.2 CRC-Codes . 91 3.5.3 Fehlerkorrigierende Codes . 94 3.5.3.1 Hamming-Code. 94 3.5.3.2 Matrix-Codes . 96 3.5.4 Grenzen der Datenübertragung . 96 3.6 Leitungscodierung . 98 3.7 Modulation. 100 3.1 4 Boole’sche Algebra. 102 4.1 Grundlagen. 102 4.1.1 Elementare Boole’sche Operatoren.102 4.1.1.1 Null- und Eins-Theoreme . 103 4.2 4.3 4.4 4.1.1.2 Idempotenz. 103 4.1.1.3 Komplement. 103 4.1.2 Boolesche Funktionen. 103 4.1.2.1 Funktionen mit einem Eingang und Ausgang . 104 4.1.2.2 Funktionen mit zwei Eingängen. 104 4.1.2.3 Boole’sche Funktionen mehrerer Variabler. 106 4.1.3 Rechenregeln der Schaltalgebra. 107 4.1.3.1 Kommutativgesetze . 107 4.1.3.2 Assoziativgesetze. 107 4.1.3.3 Distributivgeset'ze .107 4.1.3.4 Kürzungsregeln. 107 4.1.3.5 De Morgan’sche Gesetze. 108 4.1.3.6 Dualitätsprinzip, Shannon’sches Gesetz. 108 4.1.4 Vollständige Logiksy sterne . 109 4.1.4.1 Vollständiges System aus UND, ODER, NICHT. 109 4.1.4.2 Vollständige Systeme mit NAND- oder mit NOROperator. HO Normalformen. 110 4.2.1 Disjunktive Normalform (DNF). 110 4.2.1.1 Minterm. HO 4.2.1.2 DNF-Beschreibung Boolescher Funktionen.HO 4.2.2 Konjunktive Normalform (KNF) . 111 4.2.2.1 Maxterm. Ill 4.2.2.2 KNF-Beschreibung Boolescher Funktionen. 112 4.2.3 Vertauschen der UND/ODER-Operatoren . 112 Minimieren Boolescher Funktionen . 112 4.3.1 Minimierungsverfahren . 113 4.3.2 KV-Diagramm . 113 4.3.2.1 KV-Diagramm für zwei Eingangsvariable . 113 4.3.2.2 KV-Diagramm für drei Eingangsvariable. 114 4.3.2.3 KV-Diagramme mit bis zu sechs Eingangsvariablen .115 4.3.2.4 Implikanten. 115 4.3.2.5 Minimieren Boolescher Funktionen. 116 4.3.3 Ausnutzen von Redundanzen. 118 4.3.4 Verfahren von Quine und Mc Cluskey. 118 Funktionszerlegung. 120 4.4.1 Disjunkte Zerlegung. 120 4.4.2 Iterative Zerlegung. 121 4.4.3 Shannon-Zerlegung . 121 4.4.4 Geordnete binäre Entscheidungsgraphen. 123 5 Kombinatorische Schaltungen . 125 5.1 Wichtige Grundschaltungen. 125 5.1.1 Multiplexer. 125 5.1.1.1 Funktionsweise eines Multiplexers . 126 5.1.1.2 Schaltsymbol . 126 5.1.1.3 Realisierung Boolescher Funktionen . 127 5.1.2 Demultiplexer. 127 5.1.2.1 Funktionsweise eines Demultiplexers . 127 5.2 5.3 6 5.1.2.2 Schaltsymbol . 128 5.1.2.3 Realisierung Boolescher Funktionen . 128 5.1.3 Code-Umsetzer. 129 5.1.3.1 Prioritäts-Encoder . 129 5.1.3.2 Binär/Gray-Code-Umsetzer.130 5.1.4 Addition und Subtraktion von Zahlen . 130 5.1.4.1 Addition einzelner Bits. 130 5.1.4.2 Addition positiver Festkommazahlen . 131 5.1.4.3 Addition von 2er-Komplementzahlen . 132 5.1.4.4 Subtraktion von Festkommazahlen . 132 5.1.4.5 Rechenwerk zur Addition und Subtraktion. 133 5.1.4.6 Beschleunigung der Addition. 134 Hazards . 135 5.2.1 Entstehung von Hazards . 136 5.2.2 Eliminieren von Hazards. 137 Schaltungen mit externer asynchroner Rückkopplung. 137 5.3.1 Gedankliche Auftrennung der Rückkopplungssignale . 138 5.3.2 Spezifikation asynchron rückgekoppelter Schaltungen. 138 5.3.2.1 Spezifikation mittels Funktionstabelle. 138 5.3.2.2 Spezifikation durch Zustandsdiagramm. !39 5.3.3 Realisierung asynchron rückgekoppelter Schaltungen . 140 Sequenzielle Schaltungen.143 Grundlagen. 143 6.1.1 Realisierung von bistabilen Kippstufen (Flipflops) . 143 6.1.1.1 Grundlegendes . 143 6.1.1.2 Asynchrone Flipflops . 144 6.1.1.3 Synchrone Flipflops . 145 6.1.2 Zeitverhalten von Flipflops . 150 6.1.3 Schmitt-Trigger. 152 6.2 Asynchrone Schaltwerke . 154 6.3 Synchrone Schaltwerke . 155 6.3.1 Endliche Zustandsautomaten. 155 6.3.1.1 Übersicht . 155 6.3.1.2 Diskretisierung der Zeit . 158 6.3.1.3 Entwurf endlicher Zustandsautomaten. 158 6.3.1.4 Modellierung endlicher Zustandsautomaten.159 6.3.1.5 Codierung. 166 6.3.2 Timing-Bedingungen . 166 6.3.2.1 Synchroner Fall. 166 6.3.2.2 Taktversatz . 167 6.3.2.3 Minimierung des Taktversatzes . 169 6.3.3 Pipelining. 169 6.3.4 Verlustleistung . 170 6.3.5 Hflfsschaltungen . 171 6.3.5.1 Realisierung von Multivibratoren (Oszillatoren) . 171 6.3.5.2 Realisierung von Reset-Schaltungen. 173 6.4 Zähler und Frequenzteiler. 173 6.4.1 Asynchrone Zähler . 174 6.1 6.5 6.4.2 Synchrone Zähler . 175 Schieberegister. 176 7 Entwurfsverfahren für digitale Schaltungen.179 7.1 7.2 Schritte im Entwurfsprozess. 181 Modellierung digitaler Systeme. 186 7.2.1 Modelleingabe . 187 7.2.1.1 Schaltplaneingabe . 187 7.2.1.2 HDL-Modelleingabe . 188 7.2.1.3 Grafische Modelleingabe. 188 7.2.2 Einfaches Entwurfsbeispiel. 189 7.2.2.1 Spezifikation auf algorithmischer Ebene . 189 7.2.2.2 Strukturierung auf RT-Ebene . 190 7.2.2.3 Verhaltensmodellierung auf RT-Ebene. 191 7.2.2.4 Synthese und Implementierung des RT-Modells . 193 7.2.2.5 Analyse auf Gatterebene. 194 7.2.2.6 Redesign als Ripple-Carry-Addierer.194 7.2.2.7 Gatternetzliste einer CPLD-Implementierung. 195 7.2.2.8 Übergang auf die Transistorebene. 196 Simulation. 197 7.3.1 Grundlagen der Simulation . 197 7.3.1.1 Simulationsarten . 198 7.3.1.2 Simulationsmethoden. 200 7.3.1.3 Grenzen der Simulation . 201 7.3.1.4 Verzögerungsmodelle. 202 7.3.2 Ereignisgesteuerte Simulation . 204 Synthese. 206 7.4.1 Verhaltenssynthese. 208 7.4.2 RT-Synthese . 210 Physikalische Implementierung. 211 7.5.1 Translate . 212 7.5.2 Technology Mapping und Place Route. 212 7.5.2.1 CPLD Optimierung . 212 7.5.2.2 Mehrstufige Logikoptimierung.212 7.5.2.3 Optimierung für SRAM-FPGAs. 214 7.5.3 Place Route. 214 7.5.4 Neuere Trends. 215 Verifikation . 215 7.6.1 Funktionale Verifikation . 216 7.6.1.1 Verifikationssimulation. 217 7.6.1.2 Hardware-Emulation . 217 7.6.1.3 FPGA-Prototypen . 218 7.6.2 Statische Timinganalyse .218 7.6.3 Formale Verifikation . 219 7.6.3.1 Logikverifikation. 220 7.6.3.2 Verifikation durch Modellprüfung. 220 Entwicklungstrends. 221 7.7.1 Hierarchisierung . 221 7.7.2 Hardware-Software-Codesign . 222 7.3 7.4 7.5 7.6 7.7 8 Hardware-Modellierung. 224 8.1 Hardware-Beschreibungssprachen. 224 8.2 VHDL. 225 8.2.1 Grundkonzepte von VHDL . 226 8.2.1.1 Sprachelemente. 226 8.2.1.2 Schnittstellenbeschreibung durch entity, port und generic. 231 8.2.1.3 Architekturbeschreibung und lokale Signale.233 8.2.1.4 Datenflussbeschreibung durch nebenläufige Signalzu weisungen . 233 8.2.1.5 Verhaltensbeschreibungen durch Prozesse . 234 8.2.1.6 Strukturbeschreibung mit Komponenten . 239 8.2.1.7 Unterprogramme .241 8.2.1.8 Verwendung von Bibliotheken . 242 8.2.1.9 Testumgebungen .244 8.3 VHDL-AMS. 245 8.3.1 VHDL-AMS-Konzepte. 245 8.3.2 Verhaltensbeschreibungen.247 8.3.3 Strukturmodelle . 249 8.4 Verilog im Vergleich zu VHDL . 250 8.4.1 Sprachelemente.250 8.4.2 Strukturelle Beschreibung.250 8.4.3 Verhaltensbeschreibung . 252 8.5 Systeme. 257 8.5.1 Grundkonzepte von Systeme. 258 8.5.2 RT-Verhaltensbeschreibungen . 259 8.5.3 Strukturbeschreibungen . 261 8.5.4 Entwurf einer Testbench. 262 8.5.5 Besonderheiten bei der Verwendung von Signalen und Variablen 265 9 Test und Diagnose . 266 Grundlagen. 266 Fehlermodelle und Testmethoden. 268 9.2.1 Ausbeutemodelle.268 9.2.2 Fehlermodelle. 268 9.3 Testmustererzeugung und Fehlersimulation. 271 9.3.1 Schaltungspartitionierung und Fehlerreduktion. 272 9.3.2 Fehlersimulation . 273 9.3.3 Testbarkeitsmaße und Zufallstests . 273 9.3.4 Automatische Testmustererzeugung . 274 9.3.5 Diagnostische Tests . 274 9.3.6 Testmethoden ohne Haftfehlerannahme. 275 9.3.7 Teststrategien und Produktqualität . 276 9.4 Prüfgerechter Entwurf . 277 9.4.1 Prüfpfadbasierender Entwurf. 277 9.4.2 Ad-hoc-Techniken des prüfgerechten Entwurfs . 279 9.4.3 Verlustleistung im Testbetrieb .279 9.5 Selbsttest und eingebetteter Test. 280 9.5.1 Prüfpfadbasierender Selbsttest. 281 9.1 9.2 9.6 9.7 10 9.5.2 Mustererzeugung im Selbsttest . 281 9.5.3 Auswertung der Testantworten im Selbsttest . 283 9.5.4 Eingebetteter Test . 284 Test von Speicheifeldern . 285 Standardisierung . 286 9.7.1 IEEE 1149.1 Boundary Scan (JTAG) . 286 9.7.2 Standard zum Test von Systems on Chip (SoC) . 288 Realisierung digitaler Schaltwerke. 290 Grundlagen. 290 10.1.1 Layout. 290 10.1.2 Chip-Layout. 290 10.1.3 Entwurfsarten . 291 10.2 Full-Custom-Entwurf. 292 10.3 Semi-Custom-Entwurf. 292 10.3.1 Standardzellentwurf. 292 10.3.2 Gate-Array. 293 10.3.3 Embedded-Array. 294 10.4 Systemintegration. 294 10.4.1 Anforderungen und Herausforderungen.294 10.4.2 Bereitstellung von Makros .296 10.4.3 Positionierung der Hersteller. 297 10.4.4 SoC-Standards . 298 10.4.5 Produktbeispiele von Makros .298 10.4.5.1 Voraussetzungen . 298 10.4.5.2 Speicher.298 10.4.5.3 Prozessorkerne . 299 10.4.5.4 Kommunikationscontroller . 299 10.4.5.5 Schnittstellen . 300 10.4.5.6 Proprietäre Bibliotheken. 300 10.4.6 Erweiterungen. 300 10.1 11 Digitale Halbleiterspeicher. 301 Übersicht . 301 Halbleiterspeicher - Einteilung, Strukturen, Kenngrößen.302 11.2.1 Einteilung von Halbleiterspeichern. 302 11.2.2 Strukturen von Matrixspeichern. 306 11.2.3 Kenngrößen von Halbleiterspeichern . 307 11.3 Flüchtige Speicher. 309 11.3.1 SRAM. 310 11.3.1.1 SRAM-Speicherzelle . 310 11.3.1.2 SRAM-Bausteine. 311 11.3.2 DRAM .313 11.3.2.1 DRAM-Speicherzelle. 313 11.3.2.2 DRAM-Bausteine . 314 11.3.2.3 Weiterentwicklung von DRAM-Technologien . 317 11.3.3 SDRAM und DDR-RAM . 320 11.3.3.1 SDRAM.320 11.1 11.2 11.3.3.2 Ansätze zur Erhöhung der Datentransferrate. 321 11.3.3.3 DDR-RAM. 321 11.3.4 Kenngrößen von SRAM und DRAM .322 11.3.5 Weiterentwicklungen flüchtiger Speicher. 323 11.4 Nichtfiüchtige Speicher. 324 11.4.1 Maskenprogrammierte ROM. 325 11.4.2 PROM. 327 11.4.3 EPROM. 328 11.4.3.1 EPROM-Speicherzelle . 328 11.4.3.2 Programmierung der FAMOS-Speicherzelle. 329 11.4.3.3 Lesen einer FAMOS-Speicherzelle. 329 11.4.3.4 Löschen einer FAMOS-Zelle. 329 11.4.3.5 EPROM-Bausteine. 330 11.4.4 EEPROM. 330 11.4.4.1 EEPROM-Speicherzellen . 330 11.4.4.2 Programmieren von EEPROM-Zellen . 331 11.4.4.3 Löschen von EEPROM-Zellen. 332 11.4.4.4 Lesen von EEPROM-Zellen . 332 11.4.4.5 EEPROM-Baustein . 332 11.4.5 Flash-EEPROM . 333 11.4.5.1 Hash-EEPROM-Speicherzelle. 333 11.4.5.2 Flash-Architekturen . 334 11.4.5.3 Flash-Bausteine. 336 11.4.5.4 Weiterentwicklungen der Flash-Technologie . 337 11.5 NVRAM/NOVRAM. 337 11.5.1 Überblick. 337 11.5.2 Flüchtige RAM-Speicher mit Energiespeichern . 338 11.5.3 RAM-/EEPROM-(Flash-EEPROM-)Architekturen.338 11.5.4 Ferroelectric RAM (FeRAM/FRAM) .338 11.5.5 Magneto-resistives RAM (MRAM) . 340 11.5.6 Phase Change RAM (PCRAM, PRAM) . 341 11.6 Entwicklungstrends. 342 12 Mikroprozessortechnik. 344 Einführung . 344 12.1.1 Bestandteile eines Mikrocomputers . 345 12.1.2 Gegenstand der Mikroprozessortechnik. 347 12.1.3 Historische Entwicklung.347 12.1.4 Differenzierung von Mikroprozessoren. 350 12.2 Aufbau und Funktion einfacher Mikroprozessoren. 353 12.2.1 Komponenten eines Mikroprozessors . 353 12.2.1.1 Register . 353 12.2.1.2 ALU . 355 12.2.1.3 Steuerwerk .357 12.2.1.4 Adresswerk. 358 12.2.1.5 Systembus . 359 12.2.2 Ausgewählte Funktionsprinzipien . 360 12.2.2.1 Ablauf der Befehlsabarbeitung. 360 12.2.2.2 Bussteuerung . 362 12.1 12.5 12.6 12.2.2.3 Stackfunktion . 365 12.2.2.4 Polling und Interrupt-Steuerung . 367 12.2.3 Basis-Architekturen. 368 12.2.3.1 Vorbemerkungen . 368 12.2.3.2 CISC-Prozessoren . 369 12.2.3.3 RISC-Prozessoren . 370 Programmiermodell eines Mikroprozessors. 371 12.3.1 Registersatz . 371 12.3.2 Speichermodell.373 12.3.3 Befehlssatz. 374 12.3.4 Adressierungsarten .375 Erhöhung der Verarbeitungsleistung . 376 12.4.1 Pipelining. 377 12.4.2 Cache-Speicher. 379 12.4.3 Superskalare Prozessoren . 381 12.4.4 Multicore-Prozessoren . 383 Architekturmerkmale eines ausgewählten Mikroprozessors. 385 Trends. 389 13 Architekturen programmierbarer Logikbausteine . 391 12.3 12.4 13.1 Programmierbare Logikbausteine. 391 13.1.1 Allgemeines PLD-Modell. 391 13.1.2 Basisblöcke . 393 13.1.2.1 Logikblöcke in Look-Up-Table-Struktur . 393 13.1.2.2 Logikblöcke in PAL-Struktur.393 13.1.2.3 Logikblöcke mit Multiplexer.394 13.1.2.4 Speicherfunktion mit Bypass . 395 13.1.2.5 Aufbau des konfigurierbaren Routings . 395 13.1.3 Input-/Output-Blöcke. 396 13.1.3.1 Speicher-und Pufferfunktionen bei I/O. 396 13.1.3.2 Elektrische Anpassungen im I/O-Block. 397 13.1.4 Programmiertechnologien. 398 13.1.4.1 Pass-Transistoren. 399 13.1.4.2 Technologien im PLD-Codespeicher.399 13.1.5 Aufbau von Simple-und High-Density-PLDs . 401 13.1.5.1 Simple-PLDs . 402 13.1.5.2 High-Density-PLDs . 402 13.1.6 Klassifizierungen. 403 13.1.6.1 Klassifizierung nach Mikroarchitektur. 403 13.1.6.2 Klassifizierung nach Programmierbarkeit. 404 13.1.6.3 Weiterentwicklungen . 405 13.2 Übersicht zu Herstellern von PLDs. 406 13.2.1 Programmierbare Logikbausteine. 406 13.2.2 Software-definierte Mikroprozessorkerne . 408 13.3 Simple Programmable Logic Devices (SPLD). 408 13.3.1 GAL/PAL 16V8 . 409 13.3.2 GAL/PAL 22V10 . 410 13.4 Complex Programmable Logic Devices (CPLD) . 412 13.4.1 Basisarchitektur. 412 13.4.2 Erweiterungen.413 13.4.2.1 Erweiterung der PAL-Struktur . 414 13.4.2.2 Integration von SRAM-basierten Datenspeicher . 415 13.4.2.3 Hierarchische Organisation des Bausteins . 416 13.5 Field-Programmable Gate Arrays (FPGA). 417 13.5.1 Basisarchitektur. 417 13.5.2 Erweiterungen. 418 13.5.2.1 Zusammenfassung der Look-Up Tables(LUT). 419 13.5.2.2 Integration von SRAM-basierten Datenspeicher .419 13.5.2.3 Integration von Elementen zur arithmetischen Verar beitung . 420 14 Digital/Analog-Umsetzer und Analog/Digital-Umsetzer. 421 Grundlagen der Digitalisierung und Analogisierung . 421 14.1.1 Digitale S y sterne mit ADC und DAC . 421 14.1.2 Abtastung, Quantisierung und Rekonstruktion . 423 14.1.3 Weitere Kenngrößen von ADC und DAC. 428 14.2 Digital/Analog-Umsetzer (DAC).429 14.2.1 Grundprinzipien der Digital/Analog-Umsetzung . 429 14.2.2 Umsetzer mit Widerstandskettenleitern. 430 14.2.3 Umsetzer mit geschalteten Stromquellen. 432 14.2.4 Umsetzer mit Pulsweitenmodulator .433 14.2.5 Umsetzer mit Sigma-Delta-Modulation. 434 14.2.6 DAC im Signalweg . 435 14.2.7 Stand der Technik . 436 14.3 Analog/Digital-Umsetzer . 436 14.3.1 Grundprinzipien der Analog/Digital-Umsetzung . 437 14.3.2 Umsetzer mit Parallelverfahren . 439 14.3.3 Parallelumsetzer mit Pipeline . 441 14.3.4 Umsetzer mit sukzessiver Approximation . 442 14.3.5 Umsetzer mit Integration . 444 14.3.6 Umsetzer mit Sigma-Delta-Modulator . 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