Integrierte Schaltungen: Grundlagen - Prozesse - Design - Layout
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München [u.a.]
Pearson Studium
2011
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INHALTSVERZEICHNIS VORWORT 15 TEIL I GRUNDLAGEN INTEGRIERTER SCHALTUNGEN
IG KAPITEL 1 TECHNOLOGIEN DER MIKROELEKTRONIK 21 1.1
LEITERPLATTENTECHNIK 22 1.2 HYBRIDTECHNIK 23 1.3 HALBLEITERTECHNIK 24
1.3.1 INTEGRIERTE SCHALTUNGEN 24 1.3.2 AUFBAU EINER INTEGRIERTEN
SCHALTUNG 28 1.3.3 ENTWURFSPROZESS INTEGRIERTER SCHALTUNGEN 30 KAPITEL 2
PHYSIKALISCHE GRUNDLAGEN DER HALBLEITERTECHNIK 35 2.1 GRUNDLAGEN DER
HALBLEITERPHYSIK 37 2.2 VOM EINZELNEN QUANTENTROG ZUR BANDSTRUKTUR VON
HALBLEITERN 38 2.2.1 DER FORMALISMUS DER QUANTENMECHANIK 38 2.2.2
BINDUNGEN UND AUSTAUSCHWECHSELWIRKUNG 44 2.2.3 DER SPIN DES ELEKTRONS 51
2.2.4 DIE ENTSTEHUNG VON BAENDERN 53 2.3 BANDSTRUKTUR UND
LADUNGSTRAEGERTRANSPORT 55 2.3.1 FERMI-ENERGIE UND DIE
LADUNGSTRAEGERKONZENTRATION 58 2.3.2 AKZEPTOREN UND DONATOREN 63 2.3.3
DRIFTSTROM UND DIFFUSIONSSTROM 64 2.4 EIGENSCHAFTEN VON SILIZIUM 65
KAPITEL 3 INTEGRIERTE BAUELEMENTE 69 3.1 DER PN-UEBERGANG 70 3.1.1 AUFBAU
UND FUNKTIONSWEISE 71 3.1.2 DER PN-UEBERGANG IM STROMLOSEN ZUSTAND 73
3.1.3 DER PN-UEBERGANG MIT AEUSSERER SPANNUNG 77 3.1.4 DIE KAPAZITAET EINES
PN-UEBERGANGS 84 3.1.5 DURCHBRUCHSPANNUNG EINER DIODE 89 3.1.6 EINFLUSS
DER REKOMBINATION 89 3.2 DER BIPOLAR-TRANSISTOR 90 3.2.1 FUNKTIONSWEISE
DES BIPOLAR-TRANSISTORS 91 3.2.2 BESCHALTUNG EINES BIPOLAR-TRANSISTORS
96 3.2. BIBLIOGRAFISCHE INFORMATIONEN HTTP://D-NB.INFO/99946258X
DIGITALISIERT DURCH INHALTSVERZEICHNIS 3.2.6 TEMPERATURABHAENGIGKEITEN
VON TRANSISTORPARAMETERN 101 3.2.7 FREQUENZVERHALTEN VON
BIPOLAR-TRANSISTOREN 103 3.2.8 TRANSISTORSYMBOLE 104 3.2.9
ERSATZSCHALTBILD UND SPICE-PARAMETER DES BIPOLAR-TRANSISTORS 105 3.3 DER
JUNCTION-FET (JFET) 107 3.3.1 FUNKTIONSWEISE 107 3.3.2
KENNLINIENGLEICHUNG 110 3.3.3 AUFBAU EINES INTEGRIERTEN JFETS 113 3.3.4
KLEINSIGNALGROESSEN 113 3.3.5 SYMBOLE DES JFETS 114 3.3.6
FREQUENZVERHALTEN 115 3.3.7 ERSATZSCHALTBILD UND SPICE-PARAMETER DES
JFETS 115 3.4 DER MOSFET 117 3.4.1 AUFBAU UND FUNKTIONSWEISE 118 3.4.2
KENNLINIEN EINES MOSFETS 122 3.4.3 WEITERE MOSFET-TYPEN UND IHRE
SCHALTUNGSSYMBOLE 128 3.4.4 CMOS-TRANSISTORPAAR 129 3.4.5
KLEINSIGNALGROESSEN 130 3.4.6 TEMPERATURVERHALTEN 135 3.4.7
ERSATZSCHALTBILD UND SPICE-PARAMETER DES MOSFETS 135 3.5 PASSIVE
BAUELEMENTE 140 3.5.1 WIDERSTAENDE 140 3.5.2 KONDENSATOREN 143 3.6
KURZKANALEFFEKTE UND SKALIERUNG 144 3.7 GESCHWINDIGKEIT EINES MOSETS:
OPTIMIERUNG DER TAKTFREQUENZEN . . 147 3.8 MOS-SPEICHER 149 3.8.1
DYNAMIC RANDOM ACCESS MEMORIES (DRAM) 149 3.8.2 STATIC RANDOM ACCESS
MEMORIES (SRAM) 151 3.8.3 FLOATING-GATE-SPEICHER 152 KAPITEL 4
TECHNOLOGIE INTEGRIERTER SCHALTUNGEN 157 4.1 WAFER-HERSTELLUNG 159 4.1.1
KLASSISCHE SILIZIUM-TECHNOLOGIE 159 4.1.2 SOI - SILICON ON INSULATOR 163
4.2 LITHOGRAFIE UND REINRAUMTECHNIK 166 4.2. INHALTSVERZEICHNIS 4.4
SCHICHTTECHNIK 179 4.4.1 SPUTTERN 179 4.4.2 CVD-VERFAHREN 181 4.4.3
AUFDAMPFVERFAHREN 183 4.4.4 THERMISCHE OXIDATION 185 4.4.5 SILIZIERUNG
186 4.5 AETZTECHNIK 186 4.5.1 NASSAETZEN 187 4.5.2 TROCKENAETZEN 188 4.6
METALLISIERUNG, PLANARISIERUNG UND DURCHKONTAKTIERUNG IN INTEGRIERTEN
SCHALTUNGEN 188 4.6.1 LEITERBAHNEN 190 4.6.2 PLANARISIERUNG 191 4.6.3
KONTAKTE UND VIAS 193 KAPITEL 5 AUFBAU- UND VERBINDUNGSTECHNIK
INTEGRIERTER SCHALTUNGEN 197 5.1 VOM FRONT-END ZUM BACK-END 199 5.2
KONTAKTIERUNG UND BEFESTIGUNG INTEGRIERTER SCHALTUNGEN 201 5.2.1
DRAHTBONDEN: CHIP-AND-WIRE 201 5.2.2 FLIP-CHIP-KONTAKTIERUNG 207 5.2.3
TAPE-AUTOMATED-BONDING 209 5.2.4 CHIPBEFESTIGUNG 211 5.3
SINGLE-CHIP-PACKAGING 216 5.3.1 PACKAGES FUER DIE THT-MONTAGE: DIP, SIP
UND PGA 216 5.3.2 PACKAGES FUER DIE SMT-MONTAGE: SOP, QFP UND BGA 217
5.3.3 EIGENSCHAFTEN VON VERGUSSMASSE UND LEAD-FRAME IN
KUNSTSTOFFGEHAEUSEN 220 5.4 DIREKTMONTAGE: CHIP-ON-BOARD 221 5.5
MULTI-CHIP-PACKAGING 221 KAPITEL 6 DEFEKTMECHANISMEN UND TESTSTRATEGIEN
227 6.1 AUSFALLMECHANISMEN UND DEFEKTE IN INTEGRIERTEN SCHALTUNGEN 230
6.2 TESTSTRATEGIEN FUER INTEGRIERTE SCHALTUNGEN 233 6.2.1 FUNKTIONALER
TEST 233 6.2.2 STRUKTURELLER TEST 234 6.2.3 TESTABLAEUFE 234 6.3 TEST
DIGITALER SCHALTUNGEN 235 6.3. INHALTSVERZEICHNIS TEIL II PROZESSE UND
LAYOUT INTEGRIERTER SCHALTUNGEN 251 KAPITEL 7 STANDARDPROZESSE DER
IC-FERTIGUNG 253 7.1 LAYER UND MASKEN 255 7.2 PROZESSANBIETER UND
PROZESSE * EIN UEBERBLICK 256 7.3 BIPOLAR-PROZESSE 257 7.3.1
STANDARD-BIPOLAR-PROZESS (C36) 258 7.3.2 ERWEITERTER BIPOLAR-PROZESS
(C14)) 263 7.3.3 WIDERSTAENDE IN BIPOLAR-PROZESSEN 266 7.3.4
KONDENSATOREN IN BIPOLAR-PROZESSEN 269 7.4 CMOS-PROZESSE , 272 7.4.1
CMOS-STANDARDPROZESS (CM5) 273 7.4.2 FORTSCHRITTLICHE CMOS-PROZESSE 281
7.4.3 WIDERSTAENDE IN CMOS-PROZESSEN 282 7.4.4 KONDENSATOREN IN
CMOS-PROZESSEN 284 7.5 BIPOLAR-CMOS-TECHNOLOGIEN 285 KAPITEL 8
GRUNDREGELN FUER DEN ENTWURF INTEGRIERTER SCHALTUNGEN 287 8.1 KURZE
EINFUEHRUNG IN DIE SCHALTUNGSBERECHNUNG 292 8.1.1 AUFGABENSTELLUNG
(SPEZIFIKATION) 293 8.1.2 KURZE ERKLAERUNG DER SCHALTUNG 294 8.1.3 LOESUNG
(GROBDIMENSIONIERANG) 294 8.2 HINWEISE ZUR DIMENSIONIERUNG INTEGRIERTER
SCHALTUNGEN 309 8.2.1 GEOMETRISCHE ABMESSUNGEN PASSIVER ELEMENTE 309
8.2.2 GEOMETRISCHE ABMESSUNGEN AKTIVER ELEMENTE 314 8.2.3 ABSICHERN DER
SPEZIFIKATION DURCH EINE MONTE-CARLO-SIMULATION 320 8.3 DESIGN-RULES 327
8.3.1 ABGELEITETE LAYER 328 8.3.2 ABSTAENDE UND WEITEN EINES
PROZESS-LAYERS 329 8.3.3 ABSTAENDE ZWISCHEN VERSCHIEDENEN LAYERN 332
8.3.4 VERGROESSERN UND VERRINGERN VON DESIGN-MASSEN 335 8.3.5
IMPLEMENTIERUNG DER RULES IN DAS LAYOUT-PROGRAM M 336 8.
INHALTSVERZEICHNIS 8.6 PARASITAERE EFFEKTE 389 8.6.1 UNERWUENSCHTE
KANALBILDUNG, VERMEIDUNG DURCH CHANNEL-STOPPER 390 8.6.2 LATCH-UP IN
INTEGRIERTEN SCHALTUNGEN 394 8.7 LAYOUT-VERIFIKATION 403 8.7.1
DESIGN-RULE-CHECK 404 8.7.2 LAYOUT-VERSUS-SCHEMATIC (LVS) 404 TEIL IM
ANALOGE INTEGRIERTE SCHALTUNGEN: DESIGN, SIMULATION UND LAYOUT 421
KAPITEL 9 STROMSPIEGELSCHALTUNGEN 425 9.1 DER EINFACHE STROMSPIEGEL 427
9.2 DIE WIDLAR-SCHALTUNG 436 9.3 WIDERSTANDSBESTIMMTER STROMTEILER 438
9.4 KORREKTUR VON STROMSPIEGELFEHLERN 440 9.4.1 KORREKTUR DES
BASIS-STROM-EINFLUSSES 440 9.4.2 KOMPENSATION DES
EARLY-EFFEKT-EINFLUSSES 441 9.4.3 KORREKTUR VON OFFSET-FEHLERN 446 9.4.4
REDUZIEREN DER SAETTIGUNGSSPANNUNG 449 9.4.5 STROMSPIEGEL MIT GEREGELTER
KASKODEN-SCHALTUNG 454 9.5 PRAKTISCHES BEISPIEL 455 9.5.1
AUFGABENSTELLUNG 455 9.5.2 LOESUNG 456 9.5.3 UEBERPRUEFUNG DES ERGEBNISSES
UND ERSTE KORREKTUR 458 9.5.4 ZWEITE KORREKTUR 460 9.5.5
LAYOUT-ERSTELLUNG 461 9.6 DYNAMISCHES VERHALTEN VON
STROMSPIEGELSCHALTUNGEN 463 9.6.1 BIPOLARE STROMSPIEGEL 464 9.6.2
MOS-STROMSPIEGEL 467 KAPITEL 10 STROMQUELLEN 471 10.1 STROMEINSTELLUNG
UEBER EINEN WIDERSTAND 472 10.2 STROMQUELLE MIT VORWAERTSREGELUNG 473 10.3
STROMQUELLE MIT EINEM JFET 475 10.4 VERWENDUNG VON U BE ALS
REFERENZSPANNUNG 477 10. INHALTSVERZEICHNIS 10.6 CMOS-STROMQUELLEN 485
10.6.1 BETA-MULTIPLIER 486 10.6.2 PRAKTISCHES BEISPIEL: BETA-MULTIPLIER
FUER KLEINE STROEME 487 10.6.3 CMOS-STROMQUELLE OHNE VERWENDUNG VON
WIDERSTAENDEN . 491 10.7 EINE FAST GENAUE STROMQUELLE 492 KAPITEL 11
SPANNUNGSREFERENZEN 495 11.1 Z-DIODE ALS SPANNUNGSREFERENZ 496 11.2
PTAT-SPANNUNGSREFERENZEN 497 11.2.1 EINFACHE PTAT-SPANNUNGSREFERENZ 498
11.2.2 VERWENDUNG EINER UNSYMMETRISCHEN DIFFERENZSTUFE 499 11.3
BANDGAP-SPANNUNGSREFERENZEN 504 11.3.1 DAS PRINZIP DER BANDGAP-REFERENZ
504 11.3.2 DIE EINFACHE WIDLAR-BANDGAP-REFERENZ 508 11.3.3
BROKAW-BANDGAP-REFERENZ 509 11.3.4 WIDLAR-BANDGAP-REFERENZ 513 11.3.5
BEISPIEL: DESIGN EINER WIDLAR-BANDGAP-REFERENZ 514 11.3.6
SECOND-ORDER-TEMPERATURKOMPENSATION 518 11.3.7 ZWEIPOLIGE
VIER-TRANSISTOR-BANDGAP-REFERENZ 520 11.3.8 REFERENZSPANNUNGEN KLEINER
ALS 1 V 522 11.3.9 BANDGAP-REFERENZEN IN CMOS-PROZESSEN 527 KAPITEL 12
DAS DIFFERENZTRANSISTORPAAR 537 12.1 DAS EMITTER-GEKOPPELTE
BIPOLAR-TRANSISTORPAAR 538 12.1.1 LINEARISIERUNG DURCH
STROMGEGENKOPPLUNG 540 12.2 DAS SOURCE-GEKOPPELTE MOSFET-TRANSISTORPAAR
542 KAPITEL 13 OPERATIONSVERSTAERKER 545 13.1 ALLGEMEINES 547 13.2
DIFFERENZEINGANGSSTUFE 549 13.2.1 DER DIFFERENZVERSTAERKER 549 13.2.2
EINGANGSSTUFE MIT WIDERSTAENDEN 554 13.2.3 DIFFERENZSTUFE MIT
STROMSPIEGELAUSGANG 555 13.2. INHALTSVERZEICHNIS 13.4 AUSGANGSSTUFE 576
13.4.1 EMITTER- BZW. SOURCE-FOLGER-AUSGANG 576 13.4.2
KOMPLEMENTAER-AUSGANGSSTUFE IM AB-BETRIEB 577 13.4.3
CMOS-PUSH-PULL-AUSGANGSSTUFE MIT INVERTER-ANSTEUERUNG . 580 13.4.4
PUSH-PULL-ANSTEUERUNG UEBER FEHLERVERSTAERKER 582 13.4.5 EINFACHER BUFFER
IM GEGENTAKT-A-BETRIEB 583 13.5 DYNAMISCHES VERHALTEN UND STABILITAET VON
OPERATIONSVERSTAERKERN 585 13.5.1 FREQUENZGANG, UEBERTRAGUNGSFUNKTION 586
13.5.2 STABILITAET EINES GEGENGEKOPPELTEN SYSTEMS 588 13.5.3
FREQUENZGANGKORREKTUR 591 13.5.4 MILLER-KORREKTUR DES FREQUENZGANGES 596
13.5.5 SLEW-RATE 601 13.6 DESIGN-BEISPIELE VON OPERATIONSVERSTAERKERN 605
13.6.1 EINFACHER BIPOLAR-OPERATIONSVERSTAERKER MIT PNP-EINGANG 606 13.6.2
EINFACHER OPERATIONSVERSTAERKER IN CMOS 616 13.6.3 EINFACHER
TRANSCONDUCTANCE-VERSTAERKER (OTA) IN CMOS 618 13.7 OPERATIONSVERSTAERKER
MIT SYMMETRISCHEM AUSGANG 619 13.8 KOMPLETTES DESIGN EINES
CMOS-OPERATIONSVERSTAERKERS: BERECHNUNG, SIMULATION, KORREKTUR UND LAYOUT
625 13.8.1 ZUSAMMENSTELLUNG DER FORMELN 625 13.8.2 AUFGABENSTELLUNG 631
13.8.3 BERECHNUNG DER SCHALTUNG 632 13.8.4 SIMULATIONSERGEBNISSE 635
13.8.5 LAYOUT-ERSTELLUNG 639 13.8.6 LAYOUT-VERIFIKATION 641 KAPITEL 14
EINFUEHRUNG IN GM-C-SCHALTUNGEN 647 14.1 GRUNDSCHALTUNGEN 649 14.2
GM-C-OSZILLATOR UND GM-C-FILTERSCHALTUNGEN 651 14.2.1 GM-C-OSZILLATOR
651 14.2.2 GM-C-BANDPASS- UND TIEFPASS-FILTER 655 14. INHALTSVERZEICHNIS
KAPITEL 16 DESIGN UND LAYOUT DIGITALER GATTER IN EMITTER-GEKOPPELTER
LOGIK (ECL) 683 16.1 TYPISCHES NOR-OR-GATTER 684 16.1.1 DIMENSIONIERUNG
686 16.1.2 REFERENZSPANNUNG 689 16.1.3 ANSCHLUSS EXTERNER GERAETE UEBER
LEITUNGEN 690 16.1.4 LAYOUT 693 16.1.5 LAYOUT-VERIFIKATION 696 16.2
ECL-GATTER MIT REDUZIERTER VERLUSTLEISTUNG 698 16.3 EECL-GATTER MIT
GERINGER VERLUSTLEISTUNG 700 16.3.1 LAYOUT 703 16.3.2
LAYOUT-VERIFIKATION 704 16.4 ANDERE ECL-GATTER 705 KAPITEL 17 DESIGN UND
LAYOUT DIGITALER GATTER IN TRANSISTOR-TRANSISTOR-LOGIK (TTL) 707 17.1
DIE NAND-FUNKTION UND DER MULTI-EMITTER-EINGANG 708 17.2 LAYOUT 714 17.3
WEITERE VEREINFACHUNGEN 715 17.4 VERBESSERUNG EINIGER EIGENSCHAFTEN 716
KAPITEL 18 DESIGN UND LAYOUT DIGITALER GATTER IN CMOS 721 18.1 DER
CMOS-INVERTER ALS GRUNDLEGENDES SCHALTUNGSELEMENT 722 18.1.1 SCHALTPUNKT
723 18.1.2 STATISCHER QUERSTROM 724 18.1.3 TRANSIENTE VERLUSTLEISTUNG
725 18.1.4 DYNAMISCHE VERLUSTLEISTUNG 727 18.1.5 GESAMTE VERLUSTLEISTUNG
728 18.1.6 ZEITVERHALTEN 729 18.1.7 FESTLEGUNG DER GEOMETRISCHEN
ABMESSUNGEN 739 18.1.8 INVERTER-LAYOUT 740 18.1.9 INVERTER MIT HOEHERER
TREIBERFAEHIGKEIT 741 18.1.10 CMOS-INVERTER MIT KONTROLLIERTEM QUERSTROM
748 18.2 CMOS-SCHMITT-TRIGGER 749 18.3 TTL-CMOS-INTERFACE 753 18.4
TRANSFER- ODER TRANSMISSION-GATE 755 18. INHALTSVERZEICHNIS 18.8
VERALLGEMEINERTE CMOS-GATE-STRUKTUREN 766 18.8.1 DIMENSIONIERUNG 768
18.8.2 LAYOUT DER AOI-SCHALTUNGEN 771 18.8.3 ABSTRAHIEREN DES
SCHALTPLANES DURCH ZWEIGE ANSTELLE DER TRANSISTOREN 774 18.9
PSEUDO-NMOS-LOGIK 776 18.10 DYNAMISCHE LOGISCHE SCHALTUNGEN (C 2 MOS)
777 18.11 DOMINO-CMOS-LOGIK 781 18.12 LATCHES UND FLIP-FLOPS 784 18.12.1
DAS EINFACHE LATCH UND DAS RS-FLIP-FLOP 784 18.12.2 GETAKTETES
RS-FLIP-FLOP 788 18.12.3 LATCH ALS SPEICHERZELLE 789 18.12.4 EINFACHES
DATEN-FLIP-FLOP (D-FLIP-FLOP) 796 18.12.5 FLANKEN-GETRIGGERTES
D-FLIP-FLOP 798 18.12.6 FLANKEN-GETRIGGERTES D-FLIP-FLOP MIT SET-UND
RESET-EINGANG . 803 KAPITEL 19 NEUE ENTWICKLUNGEN 811 19.1 *MORE THAN
MOORE" 812 19.2 VERSPANNTES SILIZIUM 815 19.3 *LOW-K"- UND
*HIGH-K"-OXIDE ALS DIELEKTRIKA 816 19.4 SILIZIUM-PHOTONIK 819 19.5
NANO-FETS 820 19.6 TRI-GATE-TRANSISTOREN 821 19.7 SPEICHERTECHNOLOGIEN
822 ANHANG A 827 A.L FREQUENZGANG EINES EINSTUFIGEN VERSTAERKERS 828 A.2
SIMULATION MIT SPICE 832 REGISTER 835 I3 |
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