Hardware-Design mit FPGA: eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen
Saved in:
| Main Author: | |
|---|---|
| Format: | Book |
| Language: | German |
| Published: |
Aachen
Elektor-Verl.
2010
|
| Subjects: | |
| Online Access: | Inhaltsverzeichnis |
| Item Description: | Literaturverz. S. 253 - 257 |
| Physical Description: | 274 S. Ill., graph. Darst. |
| ISBN: | 9783895762093 |
Staff View
MARC
| LEADER | 00000nam a2200000 c 4500 | ||
|---|---|---|---|
| 001 | BV036125966 | ||
| 003 | DE-604 | ||
| 005 | 20110504 | ||
| 007 | t | ||
| 008 | 100419s2010 ad|| |||| 00||| ger d | ||
| 020 | |a 9783895762093 |9 978-3-89576-209-3 | ||
| 035 | |a (OCoLC)634494568 | ||
| 035 | |a (DE-599)BVBBV036125966 | ||
| 040 | |a DE-604 |b ger |e rakwb | ||
| 041 | 0 | |a ger | |
| 049 | |a DE-M347 |a DE-523 |a DE-83 |a DE-92 |a DE-1043 |a DE-573 |a DE-862 |a DE-858 | ||
| 084 | |a ST 170 |0 (DE-625)143602: |2 rvk | ||
| 084 | |a ZN 4904 |0 (DE-625)157419: |2 rvk | ||
| 084 | |a ZN 4950 |0 (DE-625)157424: |2 rvk | ||
| 084 | |a ZN 5600 |0 (DE-625)157468: |2 rvk | ||
| 084 | |a ZN 5630 |0 (DE-625)157471: |2 rvk | ||
| 100 | 1 | |a Sauer, Peter |e Verfasser |4 aut | |
| 245 | 1 | 0 | |a Hardware-Design mit FPGA |b eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen |c Peter Sauer |
| 264 | 1 | |a Aachen |b Elektor-Verl. |c 2010 | |
| 300 | |a 274 S. |b Ill., graph. Darst. | ||
| 336 | |b txt |2 rdacontent | ||
| 337 | |b n |2 rdamedia | ||
| 338 | |b nc |2 rdacarrier | ||
| 500 | |a Literaturverz. S. 253 - 257 | ||
| 650 | 0 | 7 | |a Digitalschaltung |0 (DE-588)4012295-5 |2 gnd |9 rswk-swf |
| 650 | 0 | 7 | |a Block-Layout |0 (DE-588)4264877-4 |2 gnd |9 rswk-swf |
| 650 | 0 | 7 | |a Field programmable gate array |0 (DE-588)4347749-5 |2 gnd |9 rswk-swf |
| 650 | 0 | 7 | |a Schaltungssynthese |0 (DE-588)4449456-7 |2 gnd |9 rswk-swf |
| 650 | 0 | 7 | |a Register-Transfer-Ebene |0 (DE-588)4215789-4 |2 gnd |9 rswk-swf |
| 650 | 0 | 7 | |a Hardwarebeschreibungssprache |0 (DE-588)4159102-1 |2 gnd |9 rswk-swf |
| 689 | 0 | 0 | |a Field programmable gate array |0 (DE-588)4347749-5 |D s |
| 689 | 0 | 1 | |a Hardwarebeschreibungssprache |0 (DE-588)4159102-1 |D s |
| 689 | 0 | 2 | |a Register-Transfer-Ebene |0 (DE-588)4215789-4 |D s |
| 689 | 0 | 3 | |a Block-Layout |0 (DE-588)4264877-4 |D s |
| 689 | 0 | 4 | |a Schaltungssynthese |0 (DE-588)4449456-7 |D s |
| 689 | 0 | 5 | |a Digitalschaltung |0 (DE-588)4012295-5 |D s |
| 689 | 0 | |5 DE-604 | |
| 856 | 4 | 2 | |m DNB Datenaustausch |q application/pdf |u http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=020208379&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA |3 Inhaltsverzeichnis |
| 999 | |a oai:aleph.bib-bvb.de:BVB01-020208379 | ||
Record in the Search Index
| DE-BY-862_location | 2000 |
|---|---|
| DE-BY-FWS_call_number | 2000/ZN 4904 S255 |
| DE-BY-FWS_katkey | 384315 |
| DE-BY-FWS_media_number | 083000502586 |
| _version_ | 1824553583906914304 |
| adam_text | INH ALTS VERZEICHNIS 1 EINFUEHRUNG 9 1.1 SCHALTUNGSENTWURF. 10 1.2 AUFBAU
DER FIELD PROGRAMMABLE GATE ARRAYS 11 2 DIGITALE SYSTEME 15 2.1
FLIPFLOPS UND REGISTER 18 2.2 SPEICHERBLOECKE 22 2.3 WAHRHEITSTABELLEN 23
2.4 MULTIPLEXER 25 2.5 LOGIKBLOECKE 26 2.6 EHWAUSGANGSBLOECKE 27 2.7
TAKTERZEUGUNG UND PLLS 29 3 DIGITALE SCHALTUNGSTECHNIK 31 3.1
KOMBINATORISCHE SCHALTUNG 31 3.2 SYNCHRONE SCHALTUNGEN 32 3.3 ASYNCHRONE
SCHALTUNGEN 33 3.4 SCHALTUNGSEFFEKTE 34 3.4.1 METASTABILITAETEN 35 3.4.2
SIGNALIMPULSE UND VERZOEGERUNGEN 36 3.4.3 HALTEZEITVERLETZUNG 38 3.4.4
GESCHALTETER TAKT 40 3.4.5 KOMBINATORISCHE SCHLEIFEN 41 3.4.6
RACE-BEDINGUNG IN DER SCHALTUNG 42 3.5 SIMULATIONSEFFEKTE 43 3.5.1
RACE-BEDINGUNG IN DER SIMULATION 43 3.5.2 SIGNALPEGEL 44 3.5.3
TAKTVERHAELTNISSE 44 3.5.4 ANALOGE SCHALTUNGSKOMPONENTEN 44 3.5.5
SPEICHERKOMPONENTEN 45 3.6 FPGA-SCHALTUNGSENTWURF. 45 3.6.1 TAKTBEREICHE
UND-UEBERGAENGE 46 3.6.2 HANDSHAKE-SIGNALE 50 BIBLIOGRAFISCHE
INFORMATIONEN HTTP://D-NB.INFO/1001930576 DIGITALISIERT DURCH 4.5.3
PIN-BELEGUNG 157 3.6.3 SYNCHRONISIERSTUFEN 51 3.6.4 DATENAUSTAUSCH 53
3.6.5 MAXIMALE TAKTFREQUENZ 54 3.6.6 SCHALTUNGSRESET 56 3.6.7 VERWENDUNG
VON LATCHES 58 3.6.8 INTERNE SIGNALBUSSE 59 4 SCHALTUNGSENTWICKLUNG 63
4.1 ENTWICKLUNGSSCHRITTE 65 4.2 SPEZIFIKATION UND
SCHALTUNGSDOKUMENTATION 68 4.3 HDL-BESCHREIBUNG 70 4.3.1
VERHALTENSBESCHREIBUNG 71 4.3.2 SYNTHESE-BESCHREIBUNG 73 4.3.3
UNTERSCHIEDE ZUR SOFTWARE-PROGRAMMIERUNG 75 4.3.4
HDL-BESCHREIBUNGSSPRACHEN 76 4.3.4.1 VHDL-BESCHREIBUNG 77 4.3.4.1.1
VHDL-ALGORITHMEN DER LOGIKELEMENTE 81 4.3.4.1.2 VHDL-ALGORITHMEN
WEITERER ELEMENTE 88 4.3.4.1.3 VHDL-CODIERUNGSFEHLER 96 4.3.4.2
VERILOG-BESCHREIBUNG 97 4.3.4.2.1 VERILOG-ALGORITHMEN DER LOGIKELEMENTE
101 4.3.4.2.2 VERILOG-ALGORITHMEN WEITERER ELEMENTE 106 4.3.4.2.3
VERILOG-CODIERUNGSFEHLER 111 4.3.4.3 SYSTEMC UND WEITERE
BESCHREIBUNGSSPRACHEN 113 4.3.5 PROGRAMMWERKZEUGE 115 4.4 SIMULATION UND
VERIFIKATION 118 4.4.1 VERIFIKATIONSPLAN 121 4.4.2 FUNKTIONALE
VERIFIKATION 122 4.4.3 REGRESSIONSTEST 125 4.4.4 TESTUMGEBUNG 125 4.4.5
ZUSICHERUNGEN 132 4.4.6 TRANSAKTIONEN 141 4.4.7 TESTFALLE UND
TESTABDECKUNG 141 4.4.8 PROGRAMWERKZEUGE 143 4.5 SYNTHESE UND
IMPLEMENTIERUNG 146 4.5.1 SCHALTUNGSHIERARCHIEN 152 4.5.2 TAKTFREQUENZEN
UND-BEREICHE 155 10 GLOSSAR 259 4.5.4 VERIFIKATION DES ZEITVERHALTENS
158 4.5.5 PROGRAMMWERKZEUGE 159 4.6 WEITERFUEHRENDE THEMEN 160 5
FPGA-BAUSTEINE 165 5.1 ACTEL-FPGAS 165 5.1.1 LIBERO-IDE 168 5.1.2
IGLOO-NANO-EVALUIERUNGSKIT 170 5.2 ALTERA-FPGAS 172 5.2.1
QUARTUS-II-ENTWICKLUNGSUMGEBUNG 176 5.2.2 CYCLONE-II-EVALUIERUNGSKIT 178
5.3 XILINX-FPGAS 180 5.3.1 ISE-ENTWICKLUNGSUMGEBUNG 185 5.3.2
SPARTAN-3-EVALUIERUNGSKIT 188 5.4 WEITERE FPGA-HERSTELLER 191 5.5
ABGRENZUNG ZU ASIC, ASSP UND STRUCTURED ASIC 193 6 IP-SCHALTUNGSTEILE
197 6.1 FPGA-HERSTELLER 199 6.2 DRITTANBIETER 203 6.3OPENCORES 204 6.4
PROZESSOREN 205 7 ENTWURFSBEISPIEL: DDS-FREQUENZGENERATOR 207
7.1MATLAB/SIMULINK-SIMULATION 212 7.2 SOFTWARE-PROGRAMM FUER PROZESSOREN
223 7.3 SCHALTUNGSENTWURF FUER FPGA 230 7.4 SIMULATION UND TESTUMGEBUNG
237 7.5 SYNTHESE 246 7.6 IMPLEMENTIERUNG 247 7.7 REALISIERUNG MIT
ACTEL-FPGA 249 7.8 ZUSAMMENFASSUNG 250 8 REFERENZEN UND LINKS 253 9
WEITERFUEHRENDE LINKS 257
|
| any_adam_object | 1 |
| author | Sauer, Peter |
| author_facet | Sauer, Peter |
| author_role | aut |
| author_sort | Sauer, Peter |
| author_variant | p s ps |
| building | Verbundindex |
| bvnumber | BV036125966 |
| classification_rvk | ST 170 ZN 4904 ZN 4950 ZN 5600 ZN 5630 |
| ctrlnum | (OCoLC)634494568 (DE-599)BVBBV036125966 |
| discipline | Informatik Elektrotechnik / Elektronik / Nachrichtentechnik |
| format | Book |
| fullrecord | <?xml version="1.0" encoding="UTF-8"?><collection xmlns="http://www.loc.gov/MARC21/slim"><record><leader>02147nam a2200493 c 4500</leader><controlfield tag="001">BV036125966</controlfield><controlfield tag="003">DE-604</controlfield><controlfield tag="005">20110504 </controlfield><controlfield tag="007">t</controlfield><controlfield tag="008">100419s2010 ad|| |||| 00||| ger d</controlfield><datafield tag="020" ind1=" " ind2=" "><subfield code="a">9783895762093</subfield><subfield code="9">978-3-89576-209-3</subfield></datafield><datafield tag="035" ind1=" " ind2=" "><subfield code="a">(OCoLC)634494568</subfield></datafield><datafield tag="035" ind1=" " ind2=" "><subfield code="a">(DE-599)BVBBV036125966</subfield></datafield><datafield tag="040" ind1=" " ind2=" "><subfield code="a">DE-604</subfield><subfield code="b">ger</subfield><subfield code="e">rakwb</subfield></datafield><datafield tag="041" ind1="0" ind2=" "><subfield code="a">ger</subfield></datafield><datafield tag="049" ind1=" " ind2=" "><subfield code="a">DE-M347</subfield><subfield code="a">DE-523</subfield><subfield code="a">DE-83</subfield><subfield code="a">DE-92</subfield><subfield code="a">DE-1043</subfield><subfield code="a">DE-573</subfield><subfield code="a">DE-862</subfield><subfield code="a">DE-858</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ST 170</subfield><subfield code="0">(DE-625)143602:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ZN 4904</subfield><subfield code="0">(DE-625)157419:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ZN 4950</subfield><subfield code="0">(DE-625)157424:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ZN 5600</subfield><subfield code="0">(DE-625)157468:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ZN 5630</subfield><subfield code="0">(DE-625)157471:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="100" ind1="1" ind2=" "><subfield code="a">Sauer, Peter</subfield><subfield code="e">Verfasser</subfield><subfield code="4">aut</subfield></datafield><datafield tag="245" ind1="1" ind2="0"><subfield code="a">Hardware-Design mit FPGA</subfield><subfield code="b">eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen</subfield><subfield code="c">Peter Sauer</subfield></datafield><datafield tag="264" ind1=" " ind2="1"><subfield code="a">Aachen</subfield><subfield code="b">Elektor-Verl.</subfield><subfield code="c">2010</subfield></datafield><datafield tag="300" ind1=" " ind2=" "><subfield code="a">274 S.</subfield><subfield code="b">Ill., graph. Darst.</subfield></datafield><datafield tag="336" ind1=" " ind2=" "><subfield code="b">txt</subfield><subfield code="2">rdacontent</subfield></datafield><datafield tag="337" ind1=" " ind2=" "><subfield code="b">n</subfield><subfield code="2">rdamedia</subfield></datafield><datafield tag="338" ind1=" " ind2=" "><subfield code="b">nc</subfield><subfield code="2">rdacarrier</subfield></datafield><datafield tag="500" ind1=" " ind2=" "><subfield code="a">Literaturverz. S. 253 - 257</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Digitalschaltung</subfield><subfield code="0">(DE-588)4012295-5</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Block-Layout</subfield><subfield code="0">(DE-588)4264877-4</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Field programmable gate array</subfield><subfield code="0">(DE-588)4347749-5</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Schaltungssynthese</subfield><subfield code="0">(DE-588)4449456-7</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Register-Transfer-Ebene</subfield><subfield code="0">(DE-588)4215789-4</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Hardwarebeschreibungssprache</subfield><subfield code="0">(DE-588)4159102-1</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="689" ind1="0" ind2="0"><subfield code="a">Field programmable gate array</subfield><subfield code="0">(DE-588)4347749-5</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="1"><subfield code="a">Hardwarebeschreibungssprache</subfield><subfield code="0">(DE-588)4159102-1</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="2"><subfield code="a">Register-Transfer-Ebene</subfield><subfield code="0">(DE-588)4215789-4</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="3"><subfield code="a">Block-Layout</subfield><subfield code="0">(DE-588)4264877-4</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="4"><subfield code="a">Schaltungssynthese</subfield><subfield code="0">(DE-588)4449456-7</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2="5"><subfield code="a">Digitalschaltung</subfield><subfield code="0">(DE-588)4012295-5</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2=" "><subfield code="5">DE-604</subfield></datafield><datafield tag="856" ind1="4" ind2="2"><subfield code="m">DNB Datenaustausch</subfield><subfield code="q">application/pdf</subfield><subfield code="u">http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=020208379&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA</subfield><subfield code="3">Inhaltsverzeichnis</subfield></datafield><datafield tag="999" ind1=" " ind2=" "><subfield code="a">oai:aleph.bib-bvb.de:BVB01-020208379</subfield></datafield></record></collection> |
| id | DE-604.BV036125966 |
| illustrated | Illustrated |
| indexdate | 2025-02-20T06:38:11Z |
| institution | BVB |
| isbn | 9783895762093 |
| language | German |
| oai_aleph_id | oai:aleph.bib-bvb.de:BVB01-020208379 |
| oclc_num | 634494568 |
| open_access_boolean | |
| owner | DE-M347 DE-523 DE-83 DE-92 DE-1043 DE-573 DE-862 DE-BY-FWS DE-858 |
| owner_facet | DE-M347 DE-523 DE-83 DE-92 DE-1043 DE-573 DE-862 DE-BY-FWS DE-858 |
| physical | 274 S. Ill., graph. Darst. |
| publishDate | 2010 |
| publishDateSearch | 2010 |
| publishDateSort | 2010 |
| publisher | Elektor-Verl. |
| record_format | marc |
| spellingShingle | Sauer, Peter Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen Digitalschaltung (DE-588)4012295-5 gnd Block-Layout (DE-588)4264877-4 gnd Field programmable gate array (DE-588)4347749-5 gnd Schaltungssynthese (DE-588)4449456-7 gnd Register-Transfer-Ebene (DE-588)4215789-4 gnd Hardwarebeschreibungssprache (DE-588)4159102-1 gnd |
| subject_GND | (DE-588)4012295-5 (DE-588)4264877-4 (DE-588)4347749-5 (DE-588)4449456-7 (DE-588)4215789-4 (DE-588)4159102-1 |
| title | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen |
| title_auth | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen |
| title_exact_search | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen |
| title_full | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen Peter Sauer |
| title_fullStr | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen Peter Sauer |
| title_full_unstemmed | Hardware-Design mit FPGA eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen Peter Sauer |
| title_short | Hardware-Design mit FPGA |
| title_sort | hardware design mit fpga eine einfuhrung in den schaltungsentwurf mit fpga bausteinen |
| title_sub | eine Einführung in den Schaltungsentwurf mit FPGA-Bausteinen |
| topic | Digitalschaltung (DE-588)4012295-5 gnd Block-Layout (DE-588)4264877-4 gnd Field programmable gate array (DE-588)4347749-5 gnd Schaltungssynthese (DE-588)4449456-7 gnd Register-Transfer-Ebene (DE-588)4215789-4 gnd Hardwarebeschreibungssprache (DE-588)4159102-1 gnd |
| topic_facet | Digitalschaltung Block-Layout Field programmable gate array Schaltungssynthese Register-Transfer-Ebene Hardwarebeschreibungssprache |
| url | http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=020208379&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA |
| work_keys_str_mv | AT sauerpeter hardwaredesignmitfpgaeineeinfuhrungindenschaltungsentwurfmitfpgabausteinen |
Indexes
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| Call Number: |
2000 ZN 4904 S255 |
|---|---|
| Copy 1 | ausleihbar Available Place a Hold |