Testverfahren für digitale eingebettete Ein-Chip-Systeme:
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Abschlussarbeit Buch |
| Sprache: | German |
| Veröffentlicht: |
Düsseldorf
VDI-Verl.
2002
|
| Ausgabe: | Als Ms. gedr. |
| Schriftenreihe: | Fortschritt-Berichte VDI
Reihe 9, Elektrotechnik, Elektronik ; 361 |
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | Nebentitel: Testverfahren für Ein-Chip-Systeme |
| Beschreibung: | XXIII, 170 S. graph. Darst. : 21 cm |
| ISBN: | 3183361094 |
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INHALTSVERZEICHNIS
V
INHALTSVERZEICHNIS
VERZEICHNISSE
V
INHALTSVERZEICHNIS
.
V
SYMBOLVERZEICHNIS
.
IX
ENGLISH
ABSTRACT
XIII
STANDARD
ARCHITECTURE
FOR
SOC
TEST
.
XIV
TAILORED
SOC
TEST
METHOD
.
XV
TESTING
SCAN
BASED
SOCS
USING
RESPIN
.
XVI
TESTING
NON-SCAN
DESIGNS
USING
RESTORE
.
XVIII
EXPERIMENTAL
RESULTS
.
XVIII
RESPIN
METHOD
.
XVIII
RESTORE
METHOD
.
XXI
SUMMARY
.
XXIII
EINLEITUNG
1
1
DIGITALE
SCHALTUNGEN
9
1.1
GRUNDBEGRIFFE
.
10
1.1.1
INFORMATIONSBEGRIFF
.
10
1.1.2
MENGEN
UND
FOLGEN
.
10
1.1.3
BOOLESCHE
ALGEBRA
.
11
1.1.4
BOOLESCHE
FUNKTIONEN
.
12
1.1.5
GRAPHEN
.
12
1.1.6
BINAERE
ENTSCHEIDUNGSDIAGRAMME
.
15
1.2
SCHALTUNGSBESCHREIBUNG
.
17
1.2.1
STRUKTURELLE
BESCHREIBUNG
.
18
1.2.2
VERHALTENSBESCHREIBUNG
.
21
1.3
FORMALE
VERIFIKATION
.
24
1.3.1
ZUSTANDSMENGEN
.
25
1.3.2
SYMBOLISCHE
TRAVERSIERUNG
.
26
1.3.3
NAEHERUNGSWEISE
TRAVERSIERUNG
.
29
VI
INHALTSVERZEICHNIS
1.4
HERSTELLUNGSTEST
.
29
1.4.1
FEHLERMODELLIERUNG
.
29
1.4.2
FUNKTIONALER
TEST
.
30
1.4.3
STRUKTURELLER
TEST
.
31
1.4.4
PRUEFPFAD-TECHNIK
.
32
1.4.5
TESTARCHITEKTUREN
.
34
1.4.6
TESTAUTOMATEN
.
34
2
TEST
VON
EIN-CHIP-SYSTEMEN
35
2.1
EIN-CHIP-SYSTEME
UND
PLATTFORMEN
.
35
2.2
ANALOGE,
GEMISCHTE
UND
DIGITALE
MODULE
.
37
2.3
GRUNDLEGENDE
TESTARCHITEKTUREN
.
37
2.3.1
MODULINTEME
TESTS
.
38
2.3.2
WISSENSTRANSFER
.
38
2.3.3
ANWENDUNG
AUF
MODULE
MIT
PRUEFPFADEN
.
40
2.3.4
TESTZUGRIFFSMECHANISMEN
.
42
2.3.5
TESTABLAUFPLANUNG
.
43
2.4
TEST
VON
REGULAEREN
MODULEN
.
43
2.4.1
SPEICHERTEST
.
43
2.4.2
FPGA-TEST
.
43
2.5
TEST
VON
IRREGULAEREN
MODULEN
.
44
2.5.1
TEST
MIT
ZUFALLSMUSTEM
.
45
2.5.2
KOMPAKTEREN
VON
DETERMINISTISCHEN
MUSTERN
.
49
2.5.3
KODIERUNG
VON
DETERMINISTISCHEN
TESTVEKTOREN
.
53
2.5.4
VERGLEICH
DER
VERFAHREN
.
58
2.5.5
INFORMATION
IN
TESTMUSTEM
.
58
3
RESPIN-VERFAHREN
61
3.1
TESTARCHITEKTUR
.
62
3.1.1
CUT
UND
ETC
.
63
3.1.2
MODULODARSTELLUNG
.
67
3.1.3
ENTWURFSREGELN
.
68
3.1.4
INHALT
VON
ETC
UND
CUT
.
70
3.2
STATISCHE
KOMPAKTIERUNG
VON
TESTDATEN
.
72
3.2.1
INFORMELLE
DARSTELLUNG
.
72
3.2.2
ALGORITHMISCHE
DARSTELLUNG
.
75
3.2.3
OPTIMIERTER
ENTWURFSGANG
.
76
3.3
DYNAMISCHE
KOMPAKTIERUNG
VON
TESTDATEN
.
77
3.3.1
INFORMELLE
DARSTELLUNG
.
79
3.3.2
ALGORITHMISCHE
DARSTELLUNG
.
80
3.4
ETC
OHNE
RUECKSETZZUSTAND
.
81
INHALTSVERZEICHNIS
VII
3.5
AUSBLICK
.
83
3.5.1
VARIATION
DER
KODIERTEN
BITS
PRO
TESTMUSTER
.
83
3.5.2
ABSCHAETZUNG
DER
KODIERTEN
BITS
PRO
TESTMUSTER
.
83
4
RESTORE-VERFAHREN
85
4.1
TESTARCHITEKTUR
.
87
4.1.1
AUSWAHL
DES
KOMPAKTIERVERFAHRENS
.
89
4.1.2
DARSTELLUNG
DES
ETCS
.
90
4.2
TESTMUSTER
.
91
4.2.1
MODELLIERUNG
DER
TESTMUSTER
.
91
4.2.2
BERECHNEN
VON
KODIERBAREN
TESTMUSTEM
.
92
4.3
KOMPAKTIERUNG
IN
ANFANGSZUSTAENDE
.
93
4.3.1
NEULADEN
DES
ETCS
.
93
4.3.2
DARSTELLUNG
DES
ANFANGSZUSTANDES
.
94
4.3.3
INFORMELLE
DARSTELLUNG
.
95
4.3.4
ALGORITHMISCHE
DARSTELLUNG
.
97
4.3.5
KOSTENFUNKTION
.
98
4.3.6
EFFIZIENTERE
TRAVERSIERUNG
.
99
4.3.7
KODIERRAHMEN
.
99
4.3.8
OPTIMIERUNGEN
FUER
WEICHE
MODULE
.
100
4.4
KOMPAKTIERUNG
IN
STEUERINFORMATIONEN
.
102
4.4.1
MODELLIERUNG
DES
ETCS
.
103
4.4.2
ALGORITHMISCHE
DARSTELLUNG
.
104
4.4.3
ANWENDUNG
AUF
BEISPIELSYSTEM
.
106
4.4.4
FEHLERERFASSUNG
.
108
4.4.5
OPTIMIERUNGEN
FUER
WEICHE
MODULE
.
111
4.5
BESCHRAENKUNG
DER
ROBDD-KOMPLEXITAET
.
112
4.6
AUSBLICK
.
113
5
EXPERIMENTELLE
UNTERSUCHUNGEN
117
5.1
TECHNOLOGIETRENDS
.
117
5.2
KLASSISCHE
VERFAHREN
.
118
5.2.1
TESTMUSTERKOMPAKTIERUNG
.
120
5.2.2
KOMPRESSION
ZU
TESTDATEN
.
121
5.2.3
KOMPAKTIERUNG
IN
TESTDATEN
.
121
5.3
RESPIN-VERFAHREN
.
122
5.3.1
TESTERZEUGUNG
.
124
5.3.2
KOMPRESSIONS
UND
DATENREDUKTIONSFAKTOREN
.
124
5.3.3
VERGLEICH
MIT
KLASSISCHEN
VERFAHREN
.
125
5.3.4
INFORMATIONSTHEORETISCHE
BEWERTUNG
DER
ERGEBNISSE
.
.
.
127
5.3.5
FUELLMUSTER
.
130
VIII
INHALTSVERZEICHNIS
5.3.6
TESTANWENDUNGSZEIT
PRO
MODUL
.
131
5.3.7
TESTANWENDUNGSZEIT
FUER
DAS
GESAMTSYSTEM
.
133
5.4
RESTORE-VERFAHREN
.
135
5.4.1
KOMPAKTIERUNG
IN
ANFANGSZUSTAENDEN
.
136
5.4.2
KOMPAKTIERUNG
IN
STEUERDATEN
.
138
ZUSAMMENFASSUNG
141
LITERATURVERZEICHNIS
143
INDEX
165 |
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| series | Fortschritt-Berichte VDI |
| series2 | Fortschritt-Berichte VDI : Reihe 9, Elektrotechnik, Elektronik |
| spelling | Dorsch, Rainer Verfasser aut Testverfahren für digitale eingebettete Ein-Chip-Systeme Rainer Dorsch Als Ms. gedr. Düsseldorf VDI-Verl. 2002 XXIII, 170 S. graph. Darst. : 21 cm txt rdacontent n rdamedia nc rdacarrier Fortschritt-Berichte VDI : Reihe 9, Elektrotechnik, Elektronik 361 Nebentitel: Testverfahren für Ein-Chip-Systeme Zugl.: Stuttgart, Univ., Diss., 2002 Testmustergenerierung (DE-588)4234817-1 gnd rswk-swf Einchip-Computer (DE-588)4375209-3 gnd rswk-swf Selbsttest (DE-588)4054433-3 gnd rswk-swf Eingebettetes System (DE-588)4396978-1 gnd rswk-swf Pfadalgorithmus (DE-588)4323782-4 gnd rswk-swf Digitalschaltung (DE-588)4012295-5 gnd rswk-swf (DE-588)4113937-9 Hochschulschrift gnd-content Eingebettetes System (DE-588)4396978-1 s Einchip-Computer (DE-588)4375209-3 s Digitalschaltung (DE-588)4012295-5 s Selbsttest (DE-588)4054433-3 s Testmustergenerierung (DE-588)4234817-1 s Pfadalgorithmus (DE-588)4323782-4 s DE-604 Fortschritt-Berichte VDI Reihe 9, Elektrotechnik, Elektronik ; 361 (DE-604)BV047505631 361 DNB Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=010155575&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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