Software-Engineering und Hardware-Design: eine systematische Einführung
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| Format: | Book |
| Language: | German |
| Published: |
München [u.a.]
Hanser
2002
|
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| Online Access: | Inhaltsverzeichnis |
| Item Description: | Literaturverzeichnis Seite [190] - 194 |
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INHALTSVERZEICHNIS
VORWORT
.
5
1
GRUNDLEGENDES
.
13
1.1
ZUSAMMENFASSUNG
.
13
1.2
EINLEITUNG
.
13
1.2.1
ABGRENZUNG
.
13
1.2.2
DEFINITIONEN
.
14
1.2.3
GLIEDERUNG
.
15
1.3
GRUNDLEGENDE
FUNKTIONSWEISE
.
18
1.3.1
ENDLICHE
ZUSTANDSMASCHINE
.
18
1.3.2
SEQUENZIELLE
ALGORITHMIERUNG
.
20
1.3.3
PARALLELE
ALGORITHMIERUNG
.
20
4.4
IMPLEMENTIERUNG
.
21
1.4.1
UEBERBLICK
.
21
1.4.2
MIKROPROZESSOR
.
21
1.4.3
STRUKTURIERBARE
LOGIKSCHALTUNG
.
23
1.4.4
PARALLELRECHNER
.
25
2
SOFTWARE
UND
HARDWARE
IM
VERGLEICH
.
26
2.1
ZUSAMMENFASSUNG
.
26
2.2
ZIELKONFLIKTE
IM
ENTWURFSRAUM
.
26
2.3
ERWEITERUNG
DER
FUNKTIONALITAET
.
27
2.3.1
ERWEITERUNG
VON
MIKROPROZESSOREN
.
28
2.3.2
ERWEITERUNG
VON
STRUKTURIERBAREN
LOGIKSCHALTUNGEN
.
29
2.4
LEISTUNGSFAEHIGKEIT
.
30
2.4.1
DIFFERENZIERUNG
.
30
2.4.2
OPERATIONENPROZEITEINHEIT
.
31
2.4.3
MAXIMALE
KOMPLEXITAET
.
32
2.4.4
ECHTZEITFAEHIGKEIT
.
33
2.5
HARDWARE-AUFWAND
.
34
2.6
VERLUSTLEISTUNGSAUFNAHME
.
34
2.7
KOSTEN
.
37
2.7.1
PARAMETER
.
37
2.7.2
KOSTEN
VON
MIKROPROZESSOREN
.
37
2.7.3
KOSTEN
FESTVERDRAHTETER
LOGIKSCHALTUNGEN
.
38
2.7.4
KOSTEN
PROGRAMMIERBARER
LOGIKBAUELEMENTE
.
39
2.7.5
VERGLEICH
DER
KOMPLEXITAETEN
.
39
3
MODELLE,
EBENEN
UND
DARSTELLUNGEN
.
41
3.1
ZUSAMMENFASSUNG
.
41
8
INHALTSVERZEICHNIS
3.2
MODELL
.
41
3.3
ABSTRAKTION
UND
HIERARCHIE
.
42
3.3.1
GRUNDLEGENDES
.
42
3.3.2
HIERARCHISCHE
DARSTELLUNG
.
42
3.3.3
ABSTRAKTE
DARSTELLUNG
.
44
3.3.4
ABGRENZUNG
.
45
3.3.5
ORGANISATIONSFORMEN
.
46
3.3.6
WIEDERVERWENDBARKEIT
.
47
3.4
DARSTELLUNGSARTEN
.
48
3.4.1
KLASSIFIKATION
.
48
3.4.2
ABLAUFDIAGRAMME
.
48
3.4.3
ZUSTANDSGRAPHEN
.
50
3.4.4
PETRI-NETZE
.
51
3.4.5
BLOCKDIAGRAMME
.
53
3.4.6
DATENFLUSSDIAGRAMME
.
54
3.4.7
BALKENDIAGRAMME
.
55
4
ENTWURFSABLAUF
IM
UEBERBLICK
.
57
4.1
ZUSAMMENFASSUNG
.
57
4.2 ENTWURFSPROZESS
.
57
4.2.1
ENTWURFSPHASEN
.
57
4.2.2
ENTWURFSRICHTUNGEN:
TOP-DOWN
UND
BOTTOM-UP
.
59
4.2.3
ARBEITSSCHRITTE
.
60
4.2.4
BESONDERHEITEN
DES
ENTWURFSPROZESSES
.
61
4.3
SIMULATION
UND
FUNKTIONALE
VERIFIKATION
.
63
4.4
ENTWURFSWERKZEUGE
.
66
4.5 PARTITIONIERUNG
.
67
4.6
KOMMUNIKATION
UND
SCHNITTSTELLEN
.
69
4.6.1
SCHNITTSTELLEN
.
69
4.6.2
SOFTWARE-SOFTWARE-SCHNITTSTELLEN
.
70
4.6.3
HARDWARE-HARDWARE-SCHNITTSTELLEN
.
71
4.6.4
HARDWARE-SOFTWARE-SCHNITTSTELLEN
.
73
5
SOFTWARE-ENGINEERING
.
75
5.1
ZUSAMMENFASSUNG
.
75
5.2 BESONDERHEITEN
DES
SOFTWARE-ENGINEERING
.
75
5.2.1
GRUNDLAGEN
.
75
5.2.2
SOFTWARE-LEBENSZYKLUS
.
76
5.2.3
GESTALTUNG
DER
BENUTZERSCHNITTSTELLE
.
76
5.2.4
PROTOTYPEN
.
77
5.3 KONZEPTE
UND
METHODEN
.
77
5.3.1
UEBERBLICK
.
77
5.3.2 STRUKTURIERTE
PROGRAMMIERUNG
.
78
INHALTSVERZEICHNIS
9
5.3.3
OBJEKTORIENTIERTE
PROGRAMMIERUNG
.
79
5.4
HIERARCHIE
IM
SOFTWARE-ENTWURF
.
80
5.4.1
BEREITSTELLUNG
VON
MODULEN
UND
FUNKTIONEN
.
80
5.4.2
INSTANZIIERUNG
ZUR
LAUFZEIT
.
81
5.4.3
BEREITSTELLUNG
VON
STANDARDISIERTEN
SCHNITTSTELLEN
.
82
5.4.4
TRENNUNG
VON
ANWENDER-UND
INFRASTRUKTURPROGRAMMEN
.
83
5.4.5
VISUELLE
PROGRAMMIERUNG
.
83
5.5
ABSTRAKTION
IM
SOFTWARE-ENGINEERING
.
84
6
NEBENLAEUFIGE
PROGRAMMIERUNG
.
85
6.1
ZUSAMMENFASSUNG
.
85
6.2
UEBERBLICK
.
85
6.3
ERSTELLUNG
NEBENLAEUFIGER
PROGRAMME
.
86
6.3.1
BESCHRAENKUNGEN
DER
PROZEDURALEN
PROGRAMMIERUNG
.
86
6.3.2 POLLING
UND
INTERRUPT
.
87
6.3.3
EVENT-HANDLER
.
88
6.3.4 COROUTINEN
.
90
N
6.3.5
PROZESSE
.
91
6.3.6
THREADS
.
92
6.4
HARDWARE-BASIERTE
PARALLELISIERUNG
BEI
SEQUENZIELLER
ALGORITHMIE
RUNG
.
96
6.4.1
GRUNDLAGEN
.
96
6.4.2
AUFTEILUNG
IN
BEFEHLSPHASEN
-
MIKROPROGRAMMIERUNG
.
96
6.4.3 PARALLELISIERUNG
DER
BEFEHLSPHASEN
-
PIPELINING
.
97
6.4.4 PARALLELISIERUNG
DER
AUSFUEHRUNG
-
SUPERSKALARITAET
.
98
6.5
EXPLIZITE
PARALLELISIERUNG
.
98
6.5.1
GLIEDERUNG
.
98
6.5.2 KLASSIFIZIERUNG
PARALLELER
SYSTEME
.
100
6.5.3
VLIW-PROZESSOREN
.
101
6.5.4
PARALLELRECHNER
.
102
6.6
SIMD
ARCHITEKTUREN
.
104
6.6.1
VEKTORRECHNER
.
104
6.6.2
FELDRECHNER
.
106
6.7
MIMD-ARCHITEKTUREN
.
106
6.7.1
PRODUKTBEISPIEL
-
TRANSPUTER
.
106
6.7.2
MULTIPROZESSORSYSTEME
.
107
6.7.3
PRODUKTBEISPIEL
-
INTEL
IA-32
.
108
6.7.4 DATENFLUSSRECHNER
.
108
6.7.5
PRODUKTBEISPIEL
-
XPUTER
.
110
6.7.6
PRODUKTBEISPIEL
-
PACT
XPP
.
111
7
HARDWARE-DESIGN
.
114
7.1
ZUSAMMENFASSUNG
.
114
7.2
ENTWURFSABLAUF
.
114
10
INHALTSVERZEICHNIS
7.2.1
ANFORDERUNGEN
AN
DAS
HARDWARE-DESIGN
.
114
7.2.2
ARBEITSSCHRITTE
.
115
7.2.3
TRENDS
.
117
7.3
SIMULATION
VON
HARDWARE
.
117
7.3.1
ANFORDERUNGEN
.
117
7.3.2
EREIGNISGESTEUERTE
SIMULATION
.
118
7.3.3
SIMULATIONSBESCHLEUNIGUNG
.
119
7.4 HIERARCHIE
IM
HARDWARE-DESIGN
.
121
7.5 ABSTRAKTION
IM
HARDWARE-DESIGN
.
121
7.5.1
RTL-BESCHREIBUNG
.
121
7.5.2
VERHALTENSBESCHREIBUNG
.
122
7.6 GENERISCHE
FUNKTIONEN
IM
HARDWARE-DESIGN
.
122
8
UEBERSETZUNGSWERKZEUGE
.
123
8.1
SOFTWARE-COMPILER
.
123
8.1.1
ANALYSEPHASE
.
124
8.1.2
GENERIERUNGSPHASE
.
125
8.2
HARDWARE-SYNTHESE
.
127
8.2.1
HIGH-LEVEL-SYNTHESE
.
127
8.2.2
LOGIKSYNTHESE
.
130
8.2.3
PHYSIKALISCHE
SYNTHESE
.
130
9
HARDWARE-BESCHREIBUNGSSPRACHEN
.
132
9.1
ANFORDERUNGEN
AN
BESCHREIBUNGSSPRACHEN
.
132
9.2
VHDL
.
134
9.2.1
HISTORISCHE
ENTWICKLUNG
.
134
9.2.2
STRUKTUR
EINER
VHDL-BESCHREIBUNG
.
134
9.2.3
BESCHREIBUNGSFORMEN
.
136
9.2.4
SPRACHELEMENTE
.
*.137
9.2.5
DESIGN-BEISPIEL
.
146
9.2.6
TESTUMGEBUNG
.
147
9.3
VERFLOG
.
148
9.3.1
HISTORISCHE
ENTWICKLUNG
.
148
9.3.2
STRUKTUR
EINER
VERILOG-BESCHREIBUNG
.
148
9.3.3
SPRACHELEMENTE
.
149
9.3.4
DESIGN-BEISPIEL
.
153
9.4 HYBRIDE
SPRACHEN
.
153
9.5
BEISPIEL:
SYSTEME
.
155
9.5.1
HISTORISCHE
ENTWICKLUNG
.
155
9.5.2
STRUKTUR
EINER
SYSTEMC-BESCHREIBUNG
.
155
9.5.3
SPRACHELEMENTE
.
155
9.5.4
DESIGN-BEISPIEL
.
157
10
HARDWARE-SOFTWARE-CO-DESIGN
.
158
INHALTSVERZEICHNIS
11
10.1
ZUSAMMENFASSUNG
.
158
10.2
EINLEITUNG
.
158
10.3
HARDWARE-SOFTWARE-CO-DESIGN
.
158
10.4
PARTITIONIERUNG
.
159
10.5
ENTWURF
.
162
10.6
HARDWARE-SOFTWARE-CO-SIMULATION
.
162
10.7
BEISPIELE
.
163
10.7.1
TELEKOMMUNIKATION
.
163
10.7.2
NETZWERKE
.
164
10.7.3
MESS-UND
REGELUNGSTECHNIK
.
164
10.8
EXKURS:
ADAPTIVE
UND
INNOVATIVE
ARCHITEKTUREN
.
165
10.8.1
ASIP
.
165
10.8.2
REKONFIGURIERBARE
ARCHITEKTUREN
.
166
10.8.3
KOMBINATIONSPRODUKTE
.
166
11
DOKUMENTATION
.
168
11.1
EINLEITUNG
.
168
11.1.1
ABLAUF
.
168
11.1.2
CHECK-LISTEN
.
169
11.2
ANALYSE
DER
ANFORDERUNGEN
.
169
11.3
PLANUNG
.
170
11.4
ERSTELLUNG
.
171
11.4.1
ALPHA-FASSUNG
.
172
11.4.2
BETA-FASSUNG
.
173
11.4.3
SCHLUSSFASSUNG
.
174
11.5
PFLEGE
UND
AKTUALISIERUNG
.
175
11.6
QUALITAETSSICHERUNG
.
176
12
VERIFIKATION
.
177
12.1
EINLEITUNG
.
177
12.2
FUNKTIONALE
VERIFIKATION
.
177
12.3
FORMALE
VERIFIKATION
.
179
12.4
SEMI-FORMALE
VERIFIKATION
.
182
12.4.1
SIMULATION
MIT
INTEGRIERTEN
BEWEISMETHODEN
.
182
12.4.2
ASSERTIONS
.
183
12.5
QUALITAET
UND
PLANUNG
.
183
13
SCHLUSSBEMERKUNG
.
184
A
AUFGABEN
.
185
A.1
ENTWURFSABLAUF
.
185
A.1.1
AMPELSTEUERUNG
.
185
A.1.2
PAKETSORTIERER
.
186
A.1.3
SERIELLE
SCHNITTSTELLE
.
186
A.2
VERGLEICHENDER
ENTWURF
.
187
12
INHALTSVERZEICHNIS
A.2.1
FIBONACCI-GENERATOR
.
187
A.2.2 FINITE-IMPULSE-RESPONSE-FILTER
.
187
A.3
KOMBINIERTER
ENTWURF
.
188
A.3.1
PAKETSORTIERER
.
188
A.3.2
MESS-UND
REGELUNGSTECHNIK
.
189
A.4
SYNTHESETECHNIKEN
.
189
A.4.1
SEQUENCING-GRAPH
.
189
A.4.2 ENTSCHEIDUNGSDIAGRAMM
.
189
A.5
DOKUMENTATION
.
189
B
LITERATURVERZEICHNIS
.
191
C
SACHWORTVERZEICHNIS
.
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| discipline | Informatik Elektrotechnik / Elektronik / Nachrichtentechnik |
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