Holdings: Handbuch der Electronic Design Automation

Handbuch der Electronic Design Automation: mit 176 Tabellen

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Bibliographic Details
Format:	Book
Language:	German
Published:	München [u.a.] Hanser 2001
Subjects:	Entwurfsautomation Elektronische Schaltung
Online Access:	Inhaltsverzeichnis
Physical Description:	744 S. Ill., graph. Darst.
ISBN:	3446212884

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adam_text	HANDBUCH DER ELECTRONIC DESIGN AUTOMATION HERAUSGEGEBEN VON DIRK JANSEN MIT 741 BILDERN UND 176 TABELLEN HANSER INHALTSVERZEICHNIS UEBERSICHT EDA . 21 1 EINFUEHRUNG 22 1.1 LITERATUR 32 2 KONZEPT DER ELEKTRONISCHEN DESIGN AUTOMATION 34 2.1 ENTWURFSSYSTEMATIK 34 2.2 DIE PHASEN DES ENTWURFES 36 2.2.1 ERSTELLUNG DER SPEZIFIKATION 36 2.2.2 DAS ALGORITHMISCHE MODELL 37 2.2.3 DIE REGISTER-TRANSFER-EBENE 37 2.2.4 DER LOGIKENTWURF 38 2.2.5 DER TRANSISTOR-SCHALTUNGSENTWURF 39 2.2.6 ENTWURF DER MASKEN-GEOMETRIEN (LAYOUT) 40 2.2.7 ERGAENZUNG DES ENTWURFS MIT TESTSTRUKTUREN 41 2.3 IMPLEMENTATION UND VERIFIKATION 41 2.4 TOP-DOWN- ODER BOTTOM-UP-ENTWURFSFLUSS? 42 2.5 EINE KLEINE GESCHICHTE DER EDA 43 2.5.1 DIE ERSTE GENERATION 43 2.5.2 DIE ZWEITE EDA-GENERATION 45 2.5.3 DIE DRITTE EDA-GENERATION 46 2.5.4 ENTWICKLUNG DER ENTWURFSPRODUKTIVITAET 48 2.5.5 AUSBLICK AUF DIE VIERTE EDA-GENERATION 49 2.6 LITERATUR 50 SYMBOLISCHER ENTWURF 53 3 SYMBOLISCHE ENTWURFSSPEZIFIKATION 54 3.1 ROLLE DER SYMBOLISCHEN SCHALTPLANEINGABE 54 3.1.1 DER ERSTE SCHRITT BEIM ELEKTRONIKDESIGN 54 3.1.2 STRUKTURELLE UND VERHALTENSBESCHREIBUNG 55 3.1.3 STANDARDISIERUNG 55 3.2 SCHALTPLANEDITOREN 56 3.2.1 GRAFISCHE ELEMENTE VON SCHALTPLANEDITOREN 56 3.2.2 STRUKTUR UND ORGANISATION GRAFISCHER DESIGNS 60 3.2.3 ASSIGNMENTS - PROPERTIES - ATTRIBUTE 63 3.2.4 SYMBOLBIBLIOTHEKEN 66 3.2.5 SYMBOLEDITOREN 67 3.2.6 EDITIERFUNKTIONEN 69 3.2.7 BESONDERE EIGENSCHAFTEN VON SCHALTPLANEDITOREN 71 3.3 NETZLISTENERZEUGUNG 73 3.4 BEISPIELE ZUR SCHALTPLANEINGABE 74 3.4.1 BEISPIELE EINES FPGA/CPLD-ENTWURFS 75 3.4.2 BEISPIEL EINES ENTWURFS FUER LEITERPLATTEN 78 INHALTSVERZEICHNIS 3.4.3 BEISPIEL EINES ZELLENENTWURFS FUER INTEGRIERTE SCHALTUNGEN 81 3.4.4 BEISPIEL EINES STANDARZELLEN-IC-ENTWURFS 83 3.5 LITERATUR 87 HOCHSPRACHEN-ENTWURF 89 4 ENTWURFSSPEZIFIKATION DURCH HOCHSPRACHEN 90 4.1 EINFUEHRUNG 90 4.1.1 URSPRUNG VON VHDL 90 4.1.2 VHDL-ENTWURFSZYKLUS - 91 4.2 AUFBAU EINES VHDL-ENTWURFS 94 4.2.1 SIGNALE (SIGNALS) 94 4.2.2 SCHNITTSTELLEN (PORTS) 96 4.2.3 ENTITIES 97 4.2.4 DIE ARBEITSBIBLIOTHEK WORK 97 4.2.5 ARCHITECTURES 97 4.2.6 KOMPONENTEN (COMPONENTS) 99 4.2.7 KONFIGURATIONEN (CONFIGURATIONS) 100 4.2.8 ZWEISTELLIGE UMWANDLUNG HEX NACH 7-SEGMENT 101 4.3 NEBENLAEUFIGE ANWEISUNGEN (CONCURRENT STATEMENTS) 102 4.3.1 EINFACHE SIGNALZUWEISUNG (CONCURRENT SIGNAL ASSIGNMENT) 102 4.3.2 BEDINGTE SIGNALZUWEISUNG (CONDITIONAL SIGNAL ASSIGNMENT) 103 4.3.3 SELEKTIERTE SIGNALZUWEISUNG (SELECTED SIGNAL ASSIGNMENT) 103 4.3.4 CODIERER MIT PRIORISIERUNG DER EINGAENGE 104 4.4 DAS SIMULATIONSMODELL IN VHDL 105 4.4.1 TREIBER (DRIVERS) 105 4.4.2 DELTA-DELAY-MECHANISMUS 105 4.4.3 MODELLIERUNG VON VERZOEGERUNGEN 107 4.4.4 VERGLEICH VON TRANSPORT UND INERTIAL DELAY 109 4.5 PROZESSE (PROCESS) 110 4.5.1 EIGENSCHAFTEN 110 4.5.2 SIGNALE UND VARIABLEN 111 4.5.3 SEQUENZIELLE ANWEISUNGEN (SEQUENTIAL STATEMENTS) 113 4.6 SEQUENZIELLE (TAKTSYNCHRONE) LOGIK 121 4.6.1 KOMBINATORIK 122 4.6.2 REGISTER UND D-FLIPFLOP 122 4.6.3 GETAKTETE PROZESSE 123 4.6.4 VERARBEITUNG ASYNCHRONER BUSSIGNALE 128 4.7 TYPEN 129 4.7.1 STANDARDTYPEN 129 4.7.2 TYPKLASSE ENUMERATOR 132 4.7.3 PHYSIKALISCHE TYPEN 132 4.7.4 TYPKLASSE RECORD 132 4.7.5 TYPKLASSE ARRAY 133 4.7.6 ACCESS 133 4.7.7 TYPKLASSE FILE 134 4.7.8 MODELLIERUNG EINES STACKS MIT ACCESS-TYPEN 134 4.8 OPERATOREN 136 4.8.1 STANDARD-OPERATOREN 137 4.8.2 BOOLE SCHE OPERATOREN 137 10 INHALTSVERZEICHNIS 4.8.3 VERGLEICHSOPERATOREN 138 4.8.4 UEBERLADEN VON OPERATOREN 138 4.8.5 ADDITION VON ENUMERATOREN MIT UEBERLADENEM + -OPERATOR 139 4.9 UNTERPROGRAMME 141 4.9.1 FUNKTIONEN (FUNCTIONS) 141 4.9.2 PROZEDUREN (PROCEDURES) 142 4.9.3 WIRED-OR MIT RESOLUTION-FUNCTION 143 4.10 TEST-UMGEBUNG (TEST-BENCH) 144 4.10.1 DAS STIMULI-MODELL 145 4.10.2 RESPONSE-MODELL 145 4.10.3 PACKAGE TEXTIO 146 4.10.4 BEISPIEL FUER EINE TEST-BENCH 147 4.11 PACKAGES UND LIBRARIES 149 4.11.1 AUFBAU VON PACKAGES 149 4.11.2 BIBLIOTHEKEN (LIBRARIES) 149 4.11.3 UEBERLADENER OPERATOR IN EINER PACKAGE 150 4.12 ADVANCED VHDL 151 4.12.1 GENERICS 151 4.12.2 ATTRIBUTE 151 4.13 LITERATUR 154 5 GRAFISCHE VERHALTENSSPEZIFIKATION 155 5.1 EINFUEHRUNG 155 5.1.1 UEBERSICHTLICHE DARSTELLUNG 155 5.1.2 GLIEDERUNG DES ENTWURFS 156 5.1.3 DER ENTWURFSZYKLUS MIT GRAFISCHER SPEZIFIKATION 157 5.2 PRINZIPIELLE GRAFISCHE DARSTELLUNGSMOEGLICHKEITEN 157 5.2.1 BLOCKDIAGRAMME 157 5.2.2 WAHRHEITSTABELLEN 158 5.2.3 FLUSSDIAGRAMME 159 5.2.4 ZUSTANDSDIAGRAMME 160 5.3 LITERATUR 164 6 SYNTHESE 165 6.1 EINFUEHRUNG 165 6.2 CODIERBEISPIELE FUER SYNTHESEFAEHIGEN VHDL-CODE 165 6.3 PARTITIONIERUNG 167 6.4 MODIFIZIEREN DER HIERARCHIE 169 6.5 OPTIMIERUNG 170 6.5.1 AUSWIRKUNG DER OPTIMIERUNGSVORGABEN 170 6.5.2 OPTIMIERUNGSSTRATEGIEN 172 6.5.3 OPTIMIERUNG ZWEISTUFIGER LOGIK 174 6.5.4 OPTIMIERUNG SEQUENZIELLER LOGIK 176 6.6 RETIMING 178 6.7 UMSETZUNG AUF DIE ZIELTECHNOLOGIE (TECHNOLOGY MAPPING) 179 6.8 SYNTHESEFAEHIGE KONSTRUKTE, ATTRIBUTE, TYPEN UND OPERATOREN 181 6.9 LITERATUR 183 INHALTSVERZEICHNIS 1 1 7 HARDWARE/SOFTWARE-CO-DESIGN 184 7.1 DAS KONZEPT DER WIEDERVERWERTUNG (DESIGN-REUSE) 184 7.1.1 WARUM WIEDERVERWENDUNG VON ENTWURFSMODULEN? 184 7.1.2 HARD/SOFT-MACROS, VIRTUELLE KOMPONENTEN UND INTELLECTUAL PROPERTY DEVICES (IPS) 186 7.1.3 PARAMETRIERBARE KOMPONENTEN 187 7.1.4 STANDARDISIERUNG, DIE VIRTUAL SOCKET INTERFACE ALLIANCE (VSIA) 188 7.1.5 VIRTUELLE KOMPONENTEN ALS HANDELSOBJEKTE 189 7.2 ENTWURF MIT VIRTUELLEN KOMPONENTEN UND PROZESSORKERNEN 191 7.2.1 ENTWURF MIT ZIELTECHNOLOGIE FPGA 191 7.2.2 VERWENDUNG VON PROZESSORKERNEN IN ASICS 192 7.2.3 EINGEBETTETE SOFTWARE 195 7.2.4 HARDWARE-SOFTWARE-COSIMULATION 199 7.2.5 PLATZIERUNG UND VERDRAHTEN VON KERNEN IN ASICS 201 7.3 EDA-SYSTEME FUER HW/SW-CO-DESIGN 202 7.3.1 PROGRAMMSYSTEME ZUR UNTERSUCHUNG DES ENTWURFSRAUMES (DESIGN SPACE EXPLORATI- ON TOOLS) 202 7.3.2 COMPILER FUER IRREGULAERE ZIELARCHITEKTUREN (RETARGETABLE COMPILER) 203 7.3.3 U INTEGRIERTE PROGRAMMSYSTEME 206 7.4 SYSTEM-ON-CHIP-ENTWUERFE (SOC) 206 7.4.1 KONZEPTION UND SPEZIFIKATION 207 7.4.2 MIKROMECHANISCHE SYSTEME: DIGITALE, ANALOGE UND MECHANISCHE WELT VEREINIGT . . 207 7.4.3 PROBLEME BEI DER SIMULATION VON SOC 207 7.4.4 DIE HERAUSFORDERUNG: TESTEN VON SYSTEMEN AUF EINEM CHIP 208 7.4.5 BEISPIELENTWURFEINES SOC 208 7.5 LITERATUR 209 8 TABELLARISCHE ENTWURFSFORMATE 212 8.1 NETZLISTENFORMATE 212 8.2 DAS SPICE-FORMAT 213 8.2.1 FORMAT DER SPICE-NETZLISTE 213 8.2.2 FORMAT DER STEUERANWEISUNGEN 214 8.2.3 BEISPIEL EINER SPICE-NETZLISTE 214 8.3 EDIF (ELECTRONIC DESIGN INTERCHANGE FORMAT) 215 8.3.1 STRUKTUR UND ELEMENTE VON EDIF 2 0 FF 215 8.3.2 BEISPIEL EINER EDIF-NETZLISTE 216 8.4 DAS SDF-FORMAT 218 8.4.1 ZWECK DES SDF-FORMATS 218 8.4.2 SDF-DATEIEN IM DESIGNABLAUF 219 8.4.3 STRUKTUR UND ELEMENTE VON SDF 220 8.4.4 EIN SDF-BEISPIEL 220 8.5 LITERATUR 222 MODELLIERUNG UND VERIFIKATION 223 9 ENTWURFSVERIFIKATION 224 9.1 VERIFIKATION DURCH SIMULATION 225 9.1.1 VERIFIKATION DURCH HIGH-LEVEL-SIMULATION 225 9.2 PRINZIPIELLE VORGEHENSWEISE DER FORMALEN VERIFIKATION 228 9.3 STATISCHE TIMINGANALYSE 229 12 INHALTSVERZEICHNIS 9.4 ERKENNUNG KRITISCHER SIGNALE 230 9.5 VERIFIKATION MIT HILFE PROGRAMMIERBARER BAUSTEINE 231 9.6 LITERATUR 233 10 ANALOGSIMULATION 234 10.1 SPICE-KONZEPT 235 10.1.1 ANALYSEARTEN 235 10.1.2 SCHALTKREISBESCHREIBUNG DURCH EINE NETZLISTE 235 10.1.3 GESCHICHTE 236 10.1.4 MATHEMATISCHE METHODEN IN SPICE 237 10.1.5 DIE PROGRAMMSTRUKTUR VON SPICE 240 10.2 SPICE-TRANSISTORMODELLE 241 10.2.1 BIPOLAR JUNCTION TRANSISTOR 242 10.2.2 MOSFET 247 10.3 OPERATIONSVERSTAERKERMODELLE 254 10.3.1 DEVICE-MODELL 254 10.3.2 ABM-MODELLE 255 10.3.3 MAKRO-MODELL DES OPERATIONSVERSTAERKERS 257 10.4 ANALYSE DES LOOP GAIN ZUR BEURTEILUNG DER STABILITAET VON ANALOGSCHALTUNGEN 259 10.5 LITERATUR . . . . ? 262 11 DIGITALSIMULATION 264 11.1 WOZU DIGITALSIMULATION? 264 11.2 SIMULATIONSMODELL UND INTEGRIERTE SCHALTUNG 266 11.3 SDF-FORMAT FUER STANDARDISIERTE DIGITALMODELLE 266 11.4 AUFBAU EINES SIMULATIONSSYSTEMS FUER DIGITALSCHALTUNGEN 268 11.4.1 DIGITALSIMULATOR ZUM NACHWEIS DER SOLLFUNKTION 268 11.4.2 LOGIK-WERTE-SYSTEME (LOGIC VALUES) 269 11.5 FEHLERSIMULATION ZUM NACHWEIS DER PRUEFBARKEIT EINER SCHALTUNG 271 11.6 LEISTUNGEN UND ANWENDUNG DER SIMULATION 272 11.6.1 PRAXISBEISPIEL: INVERTER-UND-SCHALTUNG 272 11.6.2 PRAXISBEISPIEL: RS-FLIPFLOP 275 11.7 LEISTUNGEN DES SIMULATORS BEIM NACHWEIS DER PRUEFBARKEIT DER SCHALTUNG 286 11.8 LEISTUNGEN DER FEHLERSIMULATION ANHAND DES ENTWURFSBEISPIELS SIEBENSEGMENTDECODER . . 286 11.9 FEHLERSIMULATION DES ENTWURFSBEISPIELS 16-BIT-ZAEHLER MIT UEBERTRAG 290 11.9.1 MODUL 4-BIT-ZAEHLER 290 11.9.2 SCHALTUNG 16-BIT-ZAEHLER 296 11.9.2.1 UEBERSICHTSDARSTELLUNG DES GESAMTEN PRUEFPROGRAMMS 299 11.10 SCHALTUNGSBESCHREIBUNG MIT VERSCHIEDENEN WERKZEUGEN 300 11.11 LEISTUNGSGRENZEN DER DIGITALSIMULATION UND BEHANDLUNG GROSSER ENTWUERFE 300 11.12 LITERATUR 301 12 MIXED-SIGNAL-SIMULATION 302 12.1 UEBERBLICK 302 12.2 SIMULATION AUF VERSCHIEDENEN ABSTRAKTIONSEBENEN 302 12.3 KONZEPTE DER MIXED-SIGNAL-SIMULATOREN 304 12.3.1 ANFORDERUNGEN UND SIMULATIONSABLAUF . 304 INHALTSVERZEICHNIS 13 12.3.2 SEPARATE SIMULATOREN 305 12.3.3 GESAMT-SIMULATOR: BEISPIEL PSPICE 306 12.4 ANWENDUNGSBEISPIELE 309 12.4.1 BEISPIEL: CMOS-RING-OSZILLATOR 309 12.4.2 BEISPIEL: PHASENREGELKREIS (PLL) 310 12.5 LITERATUR 312 13 SYSTEMSIMULATION 313 13.1 UEBERBLICK 313 13.1.1 GRUENDE FUER EINE SYSTEMSIMULATION 313 13.1.2 REALISIERUNG DER SYSTEMSIMULATION, MODELLBILDUNG 313 13.1.3 UEBERBLICK UEBER SYSTEMSIMULATOREN 316 13.1.4 PERSPEKTIVE: VHDL-AMS 317 13.2 SYSTEMSIMULATION IN DER NACHRICHTENTECHNIK 321 13.2.1 EINLEITUNG 321 13.2.2 SIMULATION VON SIGNALVERARBEITUNGSALGORITHMEN 322 13.2.3 SIMULATORKOPPLUNG 330 13.3 SYSTEMSIMULATION IN DER MIKROSYSTEMTECHNIK 331 13.3.1 ANFORDERUNGEN AN DIE SIMULATION 331 13.3.2 MODELLIERUNG FUER DIE MIKROSYSTEMTECHNIK 333 13.3.3 SIMULATORKOPPLUNG FUER DIE MIKROSYSTEMTECHNIK 339 13.4 ANWENDUNGSSPEZIFISCHE ERGEBNISDARSTELLUNG 342 13.5 LITERATUR 345 14 FORMALE VERIFIKATION 348 14.1 MODELLPRUEFUNG 349 14.1.1 BEISPIEL: *PENTIUM-FEHLER 349 14.2 AEQUIVALENZPRUEFUNG 349 14.3 ZU GRUNDE LIEGENDE TECHNIKEN 350 14.3.1 ENTSCHEIDUNGSDIAGRAMME 351 14.3.2 SIGNATUREN 352 14.4 SEQUENZIELLE SCHALTUNGEN 353 14.4.1 AEQUIVALENZ ENDLICHER AUTOMATEN 353 14.4.2 MODELLIERUNG NEBENLAEUFIGER ABLAEUFE 355 14.5 KORREKTHEIT VON SYNTHESESCHRITTEN 356 14.5.1 SCAN-PATH-GENERIERUNG 356 14.5.2 LAYOUT-SYNTHESE 357 14.6 DESIGNVERIFIKATION 357 14.7 LITERATUR 358 15 TESTFREUNDLICHER ENTWURF 359 15.1 BEDEUTUNG DES CHIPTESTS 359 15.2 BLACK-BOX-TEST 360 15.3 FEHLERMODELLE 360 15.3.1 STUCK-AT-FEHLERMODELL 361 15.3.2 ZELLENFEHLERMODELL 362 15.3.3 HARTE BRIDGING-FEHLER 363 14 INHALTSVERZEICHNIS 15.3.4 PAERAMETERFEHLER 363 15.3.5 TRANSISTOR-FEHLER 364 15.4 TESTMUSTERGENERIERUNG FUER KOMBINATORISCHE SCHALTUNGEN 365 15.4.1 BOOLE SCHE DIFFERENZ 366 15.4.2 NICHT-ENTDECKBARE FEHLER 369 15.4.3 TESTMUSTERGENERIERUNG DURCH PFADSENSIBILISIERUNG 370 15.4.4 FEHLERSIMULATION 374 15.4.5 OPTIMIERUNG DER TESTMUSTERGENERIERUNG 376 15.4.6 KONTROLLIERBARKEIT UND BEOBACHTBARKEIT VON SIGNALEN 377 15.4.7 TESTMUSTERSEQUENZEN 379 15.5 SEQUENZIELLE SCHALTUNGEN 380 15.5.1 SCAN-PATH 381 15.5.2 SCAN-PATH-FAEHIGE SCHALTUNGEN 383 15.5.3 TESTEN SEQUENZIELLER SCHALTUNGEN OHNE SCAN-PATH 384 15.6 DESIGN FOR TESTABILITY 386 15.6.1 UNIVERSELLE TESTS 387 15.6.2 SIGNATURANALYSE 389 15.6.3 ON-CHIP-GENERIERUNG VON TESTEINGABEN 390 15.6.4 VERWENDUNG VON CODIERUNGEN 391 15.6.5 PRINZIP DER MEHRFACHBERECHNUNG 394 15.7 BOUNDARY-SCAN 395 15.7.1 BOUNDARY-SCAN-ZELLEN 397 15.7.2 TAP-CONTROLLER 398 15.8 IDDQ-TEST 399 15.8.1 FUNKTIONAL NICHT ERKENNBARE DEFEKTE 399 15.8.2 IDDQ-TESTMUSTER 400 15.8.3 IDDQ-SCHWELLWERT 401 15.8.4 IDDQ-MESSPRINZIP 402 15.8.5 IDDQ-TESTBARKEIT 403 15.9 WEITERE PARAMETERTESTS 404 15.10 ZUVERLAESSIGKEIT VON CHIPS 404 15.11 LITERATUR 405 IMPLEMENTIERUNG 409 16 ANWENDERSPEZIFISCHE INTEGRIERTE SCHALTUNGEN (ASIC) 410 16.1 EINFUEHRUNG 410 16.1.1 TECHNOLOGISCHE KENNGROESSEN VON ASICS 410 16.1.2 ENTWURFSZIELE FUER ASICS 411 16.1.3 FALLSTUDIE CD-SPIELER: ASIC ALS SCHLUESSELKOMPONENTE 411 16.2 ENTWURFSSTILE 412 16.2.1 FULL-CUSTOM-ENTWURFSSTIL 413 16.2.2 STANDARD-ZELLEN 414 16.2.3 MAKRO-ZELLEN N 415 16.2.4 GATE-ARRAY 416 16.2.5 PROGRAMMIERBARE LOGIK: FPGA 418 16.2.6 VERGLEICH DER ENTWURFSSTILE 418 16.3 WIRTSCHAFTLICHKEITSBETRACHTUNG 419 16.3.1 ASIC ALS PRODUKT 419 INHALTSVERZEICHNIS 15 16.3.2 FIXKOSTEN 419 16.3.3 VARIABLE KOSTEN 421 16.3.4 VERGLEICH DER ENTWURFSSTILE 422 16.4 LITERATUR 424 17 BIBLIOTHEKSKONZEPTE 425 17.1 DIGITALE BIBLIOTHEKEN 426 17.2 PAD-ZELLEN-BIBLIOTHEKEN 436 17.3 BIBLIOTHEKSSTANDARDS (VITAL) 438 17.4 ANALOGBIBLIOTHEKEN 443 17.5 MACRO-BIBLIOTHEKEN 444 17.6 BIBLIOTHEKEN FUER DEN LEITERPLATTENENTWURF (IBIS) 445 17.7 PFLEGE UND PORTIERUNG VON BIBLIOTHEKEN 446 17.8 LITERATUR 448 18 PROGRAMMIERBARE LOGIKSCHALTUNGEN 449 18.1 DIE GRUNDIDEEN ZUR PROGRAMMIERBAREN LOGIKSCHALTUNG 449 18.1.1 HISTORISCHE MEILENSTEINE 449 18.1.2 VOM SPEICHER ZUR PROGRAMMIERBAREN LOGIKSCHALTUNG 449 18.1.3 REALISIERUNGSMOEGLICHKEITEN VON PROGRAMMIERSTELLEN 451 18.2 EINFACHE KOMBINATORISCHE PROGRAMMIERBARE LOGIKSCHALTUNGEN 452 18.2.1 DIE BASISVERSION DES PAL 452 18.2.2 ZUSAETZLICHE INTERNE RUECKFUEHRUNG UND ABSCHALTBARE AUSGANGSTREIBER 454 18.2.3 PROGRAMMIERBARE POLARITAET 455 18.2.4 WAHLFREIE MEHRFACHZUORDNUNG DER UND-TERME 456 18.3 EINFACHE SEQUENZIELLE PROGRAMMIERBARE LOGIKSCHALTUNGEN 457 18.3.1 PROGRAMMIERBARER REGISTER-EINGANG 457 18.3.2 PLD MIT AUSGANGSREGISTER 458 18.3.3 ANTIVALENZGATTER VOR DEN REGISTEREINGAENGEN 460 18.3.3.1 REED-MULLER-NORMALFORM 461 18.3.4 ARITHMETISCHE VERKNUEPFUNG DER EINGAENGE MIT DEN AUSGAENGEN 461 18.3.5 ASYNCHRONE REGISTERFUNKTIONEN 463 18.3.6 GENERIC-ARRAY-LOGIC GAL 16V8 (V: VERSATILE) 464 18.4 PROGRAMMIERUNG DER PLD 466 18.4.1 PROGRAMMIERUNG DES GAL 16V8 466 18.4.2 RECHNERUNTERSTUETZUNG ZUR PROGRAMMIERUNG 467 18.4.3 DAS JEDEC-FORMAT 468 18.5 KOMPLEXE, PROGRAMMIERBARE LOGIKSCHALTUNGEN 469 18.5.1 MULTIPLE ARRAY MATRIX (MAX) VON ALTERA 469 18.5.2 LOGIC CELL ARRAYS (LCA) VON XILINX 471 18.5.3 ACT-BAUSTEINE, DIE FPGA VON ACTEL 472 18.5.4 ENTWURFSABLAUF FUER HOCHKOMPLEXE CPLDS ODER FPGAS 473 18.5.5 VERGLEICH UND AUSBLICK 474 18.6 QUELLEN 475 18.6.1 LITERATUR 475 18.6.2 ANBIETER VON PROGRAMMIERBAREN LOGIKSCHALTUNGEN 476 18.6.3 ANBIETER VON HERSTELLERNEUTRALEN ENTWURFSWERKZEUGEN 476 18.6.4 ANBIETER VON PROGRAMMIERGERAETEN 477 16 INHALTSVERZEICHNIS 19 HALBLEITERPROZESSTECHNIK 478 19.1 GRUNDLAGEN DER SILICIUMPLANARTECHNIK 478 19.1.1 EINLEITUNG 478 19.1.2 OXIDATION 478 19.1.3 FOTOLITHOGRAFIE 480 19.1.4 DOTIERUNG 481 19.1.5 ABSCHEIDUNG VON SCHICHTEN 484 19.1.5.1 EPITAXIE 484 19.1.5.2 METALLISIERUNG 485 19.1.5.3 ERZEUGUNG UND ABSCHEIDEN VON POLYSILICIUM UND VON POLYZIDEN .... 486 19.2 BIPOLARTECHNOLOGIE 486 19.2.1 PROZESSBESCHREIBUNG 486 19.2.2 INTEGRIERBARE BAUELEMENTE 488 19.2.2.1 NPN-TRANSISTOR 488 19.2.2.2 LATERAL-PNP-TRANSISTOREN 489 19.2.2.3 SUBSTRAT-PNP-TRANSISTOR 489 19.2.2.4 INTEGRIERTE DIODEN 490 19.2.2.5 INTEGRIERTE WIDERSTAENDE 490 19.2.2.6 INTEGRIERTE KONDENSATOREN 491 19.3 NMOS- UND CMOS-TECHNOLOGIE 491 19.3.1 NMOS-TECHNOLOGIE 491 19.3.2 CMOS-TECHNOLOGIE 496 19.4 WEITERENTWICKLUNG DER TECHNOLOGIE 500 19.4.1 BIPOLARPROZESS FUER HOHE FREQUENZEN 500 19.4.2 BICMOS 500 19.5 LITERATUR 501 20 INTEGRIERTE SCHALTUNGSTECHNIKEN 502 20.1 ALLGEMEINES 502 20.1.1 EINSATZGEBIETE DER EINZELNEN TECHNOLOGIEN 503 20.1.2 MODELLGLEICHUNGEN BIPOLAR-TECHNOLOGIE 503 20.1.3 MODELLGLEICHUNGEN MOS-TECHNOLOGIE 504 20.1.4 PARASITAERE ELEMENTE, TRANSISTOREN, LEITUNGEN 505 20.1.5 RAUSCHEN 506 20.1.6 SKALIERUNG 507 20.2 ANALOGE SCHALTUNGEN 507 20.2.1 MATCHING-PRINZIP 507 20.2.2 TEMPERATURABHAENGIGKEITEN 509 20.2.3 GRUNDELEMENTE 509 20.2.3.1 WIDERSTAENDE, AKTIVE WIDERSTAENDE 509 20.2.3.2 KAPAZITAETEN 510 20.2.3.3 SCHALTER 511 20.2.3.4 STROMQUELLEN- UND STROMSPIEGELSCHALTUNGEN 511 20.2.4 VERSTAERKERGRUNDSCHALTUNGEN 518 20.2.5 DIFFERENZVERSTAERKER 521 20.2.6 TRANSKONDUKTANZVERSTAERKER 522 20.2.7 OPERATIONSVERSTAERKER 523 20.2.8 STROM- UND SPANNUNGSREFERENZEN 527 20.2.9 OSZILLATOREN 530 INHALTSVERZEICHNIS 17 20.3 DIGITALE SCHALTUNGEN 533 20.3.1 GRUNDELEMENTE 534 20.3.1.1 INVERTER 534 20.3.1.2 NAND-GATTER : 535 20.3.1.3 NOR-GATTER 536 20.3.1.4 TRANSMISSION-GATES 536 20.3.2 FLIPFTOPS 537 20.3.3 SCHREIB-LESE-SPEICHER (RAM) 537 20.3.3.1 STATISCHER SPEICHER (SRAM) 538 20.3.3.2 DYNAMISCHER SPEICHER (DRAM) 538 20.4 DIGITAL-ANALOG- UND ANALOG-DIGITAL-WANDLER 539 20.4.1 DIGITAL-ANALOG-WANDLER 539 20.4.1.1 WANDLER MIT WIDERSTANDSNETZWERK 539 20.4.1.2 /?-2/?-WANDLER 540 20.4.1.3 SIGMA-DELTA-DIGITAL-ANALOG-WANDLER 541 20.4.2 ANALOG-DIGITAL-WANDLER 542 20.4.2.1 PARALLELER WANDLER (FLASH-CONVERTER) 542 20.4.2.2 DOPPELRAMPENWANDLER (DUAL-SLOPE-CONVERTER) 542 20.4.2.3 SIGMA-DELTA-ANALOG-DIGITAL-WANDLER 543 20.5 LITERATUR 544 21 GEOMETRISCHES LAYOUT 545 21.1 DAS LAYOUT VON CMOS-SCHALTUNGEN 545 21.1.1 EINFUEHRUNG 545 21.1.2 DIE LAYER DES CMOS-LAYOUTS 545 21.1.3 CMOS-LAYOUT UND LATCH-UP 550 21.1.4 WIDERSTAENDE IN CMOS .552 21.1.5 KONDENSATOREN IN CMOS-SCHALTUNGEN 554 21.1.6 DIODEN UND BIPOLARTRANSISTOREN IN CMOS 556 21.1.7 BESONDERHEITEN VON CMOS-LAYOUT IN DER ANALOGTECHNIK 557 21.1.8 SUBSTRATKOPPLUNG 560 21.2 STANDARDZELLEN-LAYOUT 561 21.2.1 EINFUEHRUNG 561 21.2.2 ABSTRACT EINER STANDARDZELLE 562 21.2.3 FLOORPLAN 566 21.2.4 PLATZIERUNG 567 21.2.5 VERDRAHTUNG (ROUTING) 568 21.3 DAS LEF-DATENFORMAT 569 21.4 DAS GDSII-FORMAT 571 21.5 LITERATUR 572 22 GEOMETRISCHE VERIFIKATION 575 22.1 EINFUEHRUNG 575 22.2 LAYER-VORVERARBEITUNG 575 22.2.1 LOGISCHE VERKNUEPFUNGEN 575 22.2.2 AUSWAHL-BEFEHLE (SELECT) 576 22.2.3 SKALIERUNGS-BEFEHLE (SIZING) 576 22.3 UEBERPRUEFUNG DER ENTWURFSREGELN (DESIGN RULE CHECK, DRC) 577 22.4 SCHALTUNGSRUECKERKENNUNG 580 18 INHALTSVERZEICHNIS 22.5 EXTRAKTION PARASITAERER KONDENSATOREN UND WIDERSTAENDE 582 22.6 ELECTRICAL RULE CHECK 583 22.7 VERGLEICH LAYOUT - SCHALTUNG (LVS) 584 22.8 LITERATUR 585 23 MONTAGE- UND VERPACKUNGSTECHNIKEN 586 23.1 DIE-MONTAGE 586 23.1.1 MONTAGE DURCH KLEBEN 586 23.1.2 MONTAGE DURCH LOETEN 589 23.1.3 EUTEKTISCHE MONTAGE 590 23.1.4 MESS- UND PRUEFTECHNIKEN 590 23.2 ELEKTRISCHE VERBINDUNGEN 591 23.2.1 DRAHTBONDEN 591 23.2.2 BONDBARKEIT VON MATERIALIEN 595 23.2.3 FLIP-CHIP-TECHNIK 595 23.2.4 MESS- UND PRUEFTECHNIKEN 597 23.3 VERPACKUNGSTECHNIKEN 598 23.3.1 METALLGEHAEUSE 599 23.3.2 KERAMIKGEHAEUSE 600 23.3.3 KUNSTSTOFFGEHAEUSE 601 23.3.4 ANDERE VERPACKUNGSTECHNIKEN 602 23.3.5 MESS- UND PRUEFTECHNIKEN 602 23.3.6 BESCHRIFTUNG UND HANDHABUNG 603 23.4 LITERATUR 603 24 LEITERPLATTENTECHNOLOGIE 604 24.1 ANFORDERUNGEN AN DIE VERBINDUNGSTECHNIK 604 24.2 HERSTELLEN VON LEITERPLATTEN 606 24.3 BILDTRAEGERHERSTELLUNG: FILMVORLAGEN FUER DIE REPRODUKTIONSTECHNIK 608 24.4 BOHREN UND KONTURFRAESEN 609 24.4.1 BOHREN 609 24.4.2 KONTURFRAESEN 611 24.5 STRUKTURUEBERTRAGUNG DURCH LITHOGRAFIE VON FOTOLACK 612 24.6 AETZTECHNIKEN 613 24.7 METALLABSCHEIDUNG 614 24 JA GALVANISCHE METALLABSCHEIDUNG 615 24.7.2 STROMLOSE METALLABSCHEIDUNG 616 24.8 WEITERE PROZESSE 617 24.9 AUFBAU- UND VERBINDUNGSTECHNIK 617 24.10 MCM - MULTI CHIP MODULES 618 24.11 AUSBLICKE UND TRENDS 619 24.12 LITERATUR 620 25 RECHNERGESTUETZTER LEITERPLATTENENTWURF 622 25.1 EINLEITUNG 622 25.2 ENTWURFSABLAUF 622 25.3 STROMLAUFPLANEINGABE 623 INHALTSVERZEICHNIS 19 25.3.1 BIBLIOTHEKEN 625 25.3.1.1 SCHALTZEICHEN 626 25.3.1.2 GEOMETRISCHE SYMBOLE (ABMESSUNGEN) 627 25.4 LAYOUT 628 25.4.1 VORUEBERLEGUNGEN 628 25.4.2 ENTWURFSREGELN 629 25.4.3 RASTERMASS 630 25.4.4 LEITERPLATTENGEOMETRIE 631 25.4.5 PLATZIERUNG 631 25.4.5.1 UEBERSICHT 631 25.4.5.2 INTERAKTIVE PLATZIERUNG 633 25.4.5.3 AUTOMATISCHE PLATZIERUNG 634 25.4.6 ENTFLECHTUNG (ROUTING) 634 25.4.6.1 UEBERSICHT 634 25.4.6.2 INTERAKTIVE ENTFLECHTUNG 635 25.4.6.3 AUTOMATISCHE ENTFLECHTUNG 636 25.4.7 RUECKNOTIERUNG (BACK ANNOTATION) 636 25.4.7.1 PRINZIP DES BACK-ANNOTATION-PROZESSES 636 25.4.7.2 BACK-ANNOTATION-PROZESS AM BEISPIEL DES MENTOR-GRAPHICS-SYSTEMS . 637 25.4.8 AUSGABEDATEN 640 25.4.8.1 UEBERSICHT 640 25.4.8.2 DOKUMENTATIONSUNTERLAGEN 640 25.4.8.3 FERTIGUNGSDATEN 640 25.5 LITERATUR 644 TUTORIUM 645 26 EDA-TUTORIUM 646 26.1 SYSTEMENTWURF 646 26.2 IMPLEMENTIERUNG DES DESIGNS DURCH SCHALTPLANEINGABE 648 26.3 IMPLEMENTIERUNG DES DESIGNS DURCH HOCHSPRACHENBESCHREIBUNG IN VHDL 648 26.4 VERIFIKATION DURCH SIMULATION 652 26.5 SYNTHESE UND EMULATION AUF FPGA 653 26.6 SYNTHESE AUF ASIC-STANDARDZELLEN-TECHNOLOGIEN 656 26.7 ERGAENZUNG DER SCHALTUNG MIT ANSCHLUSSZELLEN, TESTENTWURF UND VALIDATION 658 26.8 PLATZIEREN/ROUTEN DES ENTWURFS IM STANDARDZELLEN-ENTWURFSSTIL 659 26.9 CHIP-MONTAGE UND LEITERPLATTEN/HYBRID-ENTWURF 661 26.10 LITERATUR 663 REFERENZEN 665 ANHANG A SYMBOLE 66 6 A.L DIN-NORMEN 666 A.2 SYMBOLE FUER DIE DIGITALTECHNIK 666 A.2.1 ALLGEMEINE FORM DER SYMBOLE 666 A.2.2 VERGLEICHSTABELLE VON DIN- UND ANSI-SYMBOLEN 668 A.2.3 DIN-SYMBOLE FUER DEN LEITERPLATTENENTWURF 670 20 INHALTSVERZEICHNIS A.3 DIN-SYMBOLE FUER ANALOGELEMENTE 670 A.4 LITERATUR 671 ANHANG B VHDL-SYNTAX 672 ANHANG C PACKAGES 681 C.L PACKAGE STD.STANDARD 681 C.2 PACKAGE STD.TEXTIO 682 C.3 PACKAGE IEEE.STDXOGICJ164 683 C.4 PACKAGE IEEE.NUMERIC_STD 684 ANHANG D FIRMEN UND EINRICHTUNGEN DER EDA-BRANCHE 687 ANHANG E NORMEN AUF DEM GEBIET DER ELEKTRONISCHEN DESIGN AUTOMATION . . 696 ANHANG F VERWENDETE FORMELZEICHEN 701 ANHANG G VERZEICHNIS ENGLISCH-DEUTSCHER BEGRIFFE UND ABKUERZUNGEN 703 ANHANG H HOCHSCHULLANDSCHAFT IM EDA-BEREICH, EDA-KONFERENZEN 711 DIE AUTOREN 713 SACHWORTVERZEICHNIS 717
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