Rechnerarchitektur: Aufbau, Organisation und Implementierung
Saved in:
| Main Author: | |
|---|---|
| Format: | Book |
| Language: | German |
| Published: |
Braunschweig [u.a.]
Vieweg
2000
|
| Edition: | 2., überarb. und erw. Aufl. |
| Series: | Vieweg-Lehrbuch
|
| Subjects: | |
| Online Access: | Inhaltsverzeichnis |
| Physical Description: | XVI, 376 S. Ill., graph. Darst. |
| ISBN: | 3528155981 |
Staff View
MARC
| LEADER | 00000nam a2200000 c 4500 | ||
|---|---|---|---|
| 001 | BV013256981 | ||
| 003 | DE-604 | ||
| 005 | 20130205 | ||
| 007 | t | ||
| 008 | 000711s2000 gw ad|| |||| 00||| ger d | ||
| 016 | 7 | |a 959170774 |2 DE-101 | |
| 020 | |a 3528155981 |c kart. : DM 64.00 |9 3-528-15598-1 | ||
| 035 | |a (OCoLC)247652834 | ||
| 035 | |a (DE-599)BVBBV013256981 | ||
| 040 | |a DE-604 |b ger |e rakddb | ||
| 041 | 0 | |a ger | |
| 044 | |a gw |c DE | ||
| 049 | |a DE-473 |a DE-859 |a DE-M347 |a DE-706 |a DE-522 |a DE-11 | ||
| 084 | |a ST 150 |0 (DE-625)143594: |2 rvk | ||
| 084 | |a DAT 200f |2 stub | ||
| 100 | 1 | |a Herrmann, Paul |e Verfasser |0 (DE-588)1024045072 |4 aut | |
| 245 | 1 | 0 | |a Rechnerarchitektur |b Aufbau, Organisation und Implementierung |c Paul Herrmann |
| 250 | |a 2., überarb. und erw. Aufl. | ||
| 264 | 1 | |a Braunschweig [u.a.] |b Vieweg |c 2000 | |
| 300 | |a XVI, 376 S. |b Ill., graph. Darst. | ||
| 336 | |b txt |2 rdacontent | ||
| 337 | |b n |2 rdamedia | ||
| 338 | |b nc |2 rdacarrier | ||
| 490 | 0 | |a Vieweg-Lehrbuch | |
| 650 | 0 | 7 | |a Computerarchitektur |0 (DE-588)4048717-9 |2 gnd |9 rswk-swf |
| 655 | 7 | |0 (DE-588)4123623-3 |a Lehrbuch |2 gnd-content | |
| 689 | 0 | 0 | |a Computerarchitektur |0 (DE-588)4048717-9 |D s |
| 689 | 0 | |5 DE-604 | |
| 856 | 4 | 2 | |m HBZ Datenaustausch |q application/pdf |u http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009036734&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA |3 Inhaltsverzeichnis |
| 999 | |a oai:aleph.bib-bvb.de:BVB01-009036734 | ||
Record in the Search Index
| _version_ | 1804128021061304320 |
|---|---|
| adam_text | Titel: Rechnerarchitektur
Autor: Herrmann, Paul
Jahr: 2000
Paul Herrmann
Rechnerarchitektur
Aufbau, Organisation und Implementierung
2., überarbeitete und erweiterte Auflage
vieweg
1 Einführung 1
1.1 Allgemeine Einführung 1
1.2 Rechnerarchitektur-Begriff 4
1.3 Definitionen 6
1.4 Software-Architektur 6
1.5 Hardware-Architektur 8
1.6 Prinzipieller Rechneraufbau 9
1.7 Hardware-Kosten eines Rechnersystems 12
1.8 Wichtige Kenngrößen einer Rechnerarchitektur 13
2 Technologische Grundlagen 15
2.1 Einführung 15
2.2 Integration in der Chip-Technologie 15
2.3 Prozessor-Design und Hardware-Implementierung 18
2.4 Energieprobleme in Rechnersystemen 26
2.5 SOI-Technologie 33
3 Einfachst-Rechner 35
3.1 Einführung 35
3.2 Architektur-Entscheidungen 35
3.3 Funktions-Einheiten 36
3.3.1 Logische Einheit 36
3.3.2 Steuerung der ALU 37
3.3.3 Die Register 38
3.3.3.1 Funktion der Register 38
3.3.3.2 Register-Implementierung 39
3.3.4 Multiplexer 42
3.3.5 Der Hauptspeicher 43
3.3.6 Bussystem 45
3.3.7 Ablaufsteuerung 47
3.3.8 Das Leitwerk 50
3.3.9 Ein- und Ausgabe-Einheit 54
3.3.10 Unterschiede zu realen Rechner-Implementierungen 56
4 Adressierung 61
4.1 Einführung 61
XI
4.2 Universalregister-Maschinen 62
4.3 Byte Ordering ;* 64
4.4 Befehlsarten 68
4.5 Registersatz der Zentraleinheit 69
4.6 Befehlsformat und Adressierungsarten 69
4.7 64 Bit-Architekturen 71
5 Speichernutzung 75
5.1 Einführung 75
5.2 Aufteilung des Hauptspeichers 76
5.3 Speicherschutz 78
5.4 Multitasking und Multiprogrammierung 79
5.4.1 Multitasking 79
5.4.2 Multiprogrammierung 80
5.4.3 Speicherschutz in multiprogrammierten Betriebssystemen 81
5.4.4 Speicherzerstückelung 86
5.4.5 Overlay-Technik 87
6 Virtuelle Speicher 89
6.1 Einführung 89
6.2 Virtueller und realer Adressraum 89
6.3 Adressumsetzung 90
6.4 Demand Paging 95
6.5 Prozessverwaltung 98
6.5.1 Einfache virtuelle Speicher 98
6.5.2 Mehrfacher virtueller Speicher 99
6.5.2.1 DEC VAX-Architektur 100
6.5.2.2 IBM/390-Architektur 105
6.5.2.3 Motorola-IBM-Architekturen 108
6.5.3 Seitengrößen 112
6.6 Lokalitäts-Prinzip 114
6.7 Seiten-Attribute 116
6.8 Adressumsetzpuffer 117
6.8.1 Voll-assoziativer Adressumsetzpuffer 119
6.8.1.1 Aufbau und Funktionsweise 119
XII
6.8.1.2 Adressumsetzpuffer-Ersetzungs-Algorithmen 122
6.8.2 Set-assoziativer Adressumsetzpuffer 126
6.9 Der externe Seitenspeicher 131
7 Virtuelle Speicherverwaltung in Multiprogrammsystemen 135
7.1 Funktionsweise 135
7.2 Gemeinsame Seitentafel verschiedener Prozesse 137
7.3 Ein- /Ausgabe-Operationen 138
8 Segmentierung 141
8.1 Einführung 141
8.2 IBM RS/6000 Segmentierung 143
8.3 IBM ESA/370 (/390) Segmentierung 144
8.4 Segmentierung der Intel-Architekturen 145
9 Hauptspeicher 149
9.1 Hauptspeicher-Technologien 149
9.2 Implementierungsarten einer Speicherzelle 152
9.2.1 Statische Speicherzelle 152
9.2.2 Dynamische Speicherzelle 153
9.2.2.1 Funktionsweise 153
9.2.2.2 Fehlererkennung und -korrektur 154
9.2.2.3 Zuverlässigkeit und Fehler-Codes 156
9.3 Adressierung des Hauptspeichers 163
9.4 Preisgestaltung von Hauptspeicher-Chips 167
9.5 Erweiterungsspeicher (expanded storage) 169
9.6 Extended Refresh Devices 173
9.7 Techniken zur Beschleunigung der Hauptspeicherzugriffe 174
9.7.1 Einführung 174
9.7.2 Speicherverschachtelung (Memory Interleaving) 175
9.7.3 Cache-Speicher 177
9.7.3.1 Technologie 177
9.7.3.2 Cache-Prinzip 178
9.7.3.3 Cache ohne virtuelle Speichertechnik 179
9.7.3.4 Leistungsfähigkeit des Cache-Speichers 189
XIII
9.7.3.5 Datengültigkeit 193
9.7.3.6 Nachladen des Cache » 194
9.7.3.7 LI -,L2-Cache 197
9.7.3.8 Cache mit virtueller Speichertechnik 199
9.7.4 Prefetch-Buffer 200
9.7.5 Pro und Kontra Havard-Architektur 201
10 Mikroprogrammierung 203
10.1 Horizontale Mikroprogramme 207
10.2 Vertikale Mikroprogramme 208
10.3 Adressierung mittels Statusinformation 209
10.4 Zweistufige Mikroprogramme 210
10.5 High Level Microcode 213
11 Pipelines 215
11.1 Einführung 215
11.2 Daten- und Steuerfluss 217
11.2.1 Datenflusskonflikt 219
11.2.2 Steuerfiusskonflikt 221
11.2.2.1 Delayed Branch 222
11.2.2.2 Branch Prediction 223
11.2.2.3 Branch History Table 224
11.3 Pipeline-Speedup 226
12 RISC-Architektur 229
12.1 Einführung 229
12.2 Theoretische Eigenschaften von RISC-Architekturen 230
12.3 Praktische Merkmale moderner RISC-Implementierungen 232
12.4 Moderne RISC-Architekturen 233
12.5 RISC-Identifikation 238
12.6 Swing-Architekturen 239
13 Leistungsverhalten von Rechnern 241
13.1 Einführung 241
13.2 CPU-Leistung 241
13.3 Hauptspeicher-Effizienz 244
XIV
13.4 E/A-Leistung 247
13.5 Benchmark 249
13.5.1 Einführung 249
13.5.2 Whetstone-Benchmark 249
13.5.3 Dhrystone 250
13.5.4 Linpack 251
13.5.5 SPEC-Benchmarks 251
13.5.6 TPC-Benchmarks 252
13.5.7 Hard- und Software-Monitore 254
14 Superskalare Architekturen 255
14.1 Einführung 255
14.2 Superskalare Architekturen 257
14.2.1 Intel Pentium 260
14.3 Superpipelining 262
14.3.1 DEC Alpha 264
14.3.2 Intel 80860 265
14.3.3 IBM RS/6000 271
14.4 VLIW-Architekturen 275
15 Dynamic Execution 281
15.1 Einführung 281
15.2 PentiumPro 281
15.2.1 P6-Branch Prediction 285
15.2.2 Mittlerer Teil der P6-Pipeline 288
15.2.2.1 Speculative Execution 290
15.2.2.2 Register Renaming 290
15.2.2.3 Out of Order Execution 291
15.2.3 Reservation Station 292
15.2.4 Memory Reorder Buffer 294
15.3 P6-kompatible Rechnerarchitekturen 295
15.4 Entwicklungs-Tendenzen 297
16 Vektorrechner 299
16.1 Einführung 299
16.2 CDC CYBER 205 301
XV
16.3 Cache-Speicher 306
16.4 Register .*... 307
16.4.1 Steuerregister 307
16.4.2 Vektorregister 308
16.5 CRAY-Vektorrechner 309
16.6 Leistung von Vektorrechnern 312
16.7 Entwicklungstendenzen 314
17 Hardware-Komponenten zur Unterstützung des Betriebssystems 317
17.1 Einführung 317
17.2 Privilegstufen 317
17.3 Stapel 320
17.4 Unterbrechungen 326
18 Ein- und Ausgabe-Organisation 333
18.1 Einführung 333
18.2 Plattenspeicher 334
18.2.1 Magnetische Plattenspeicher 334
18.2.2 Optische Plattenspeicher 336
18.2.3 Holographische Speicher 338
18.3 Festplattenspeicher-Ansteuerung 338
18.4 Ein-/Ausgabe-Befehle 341
18.5 Arten der Ein-/Ausgabe 342
19 Parallelrechner 345
19.1 Einführung 345
19.2 Klassifizierung 346
19.2.1 Tightly coupled MIMD-Architekturen 347
19.2.2 Loosely coupled MIMD-Architekturen 352
19.3 Leistung von Parallelrechnern 360
19.4 Datenabhängigkeit 362
XVI
|
| any_adam_object | 1 |
| author | Herrmann, Paul |
| author_GND | (DE-588)1024045072 |
| author_facet | Herrmann, Paul |
| author_role | aut |
| author_sort | Herrmann, Paul |
| author_variant | p h ph |
| building | Verbundindex |
| bvnumber | BV013256981 |
| classification_rvk | ST 150 |
| classification_tum | DAT 200f |
| ctrlnum | (OCoLC)247652834 (DE-599)BVBBV013256981 |
| discipline | Informatik |
| edition | 2., überarb. und erw. Aufl. |
| format | Book |
| fullrecord | <?xml version="1.0" encoding="UTF-8"?><collection xmlns="http://www.loc.gov/MARC21/slim"><record><leader>01481nam a2200385 c 4500</leader><controlfield tag="001">BV013256981</controlfield><controlfield tag="003">DE-604</controlfield><controlfield tag="005">20130205 </controlfield><controlfield tag="007">t</controlfield><controlfield tag="008">000711s2000 gw ad|| |||| 00||| ger d</controlfield><datafield tag="016" ind1="7" ind2=" "><subfield code="a">959170774</subfield><subfield code="2">DE-101</subfield></datafield><datafield tag="020" ind1=" " ind2=" "><subfield code="a">3528155981</subfield><subfield code="c">kart. : DM 64.00</subfield><subfield code="9">3-528-15598-1</subfield></datafield><datafield tag="035" ind1=" " ind2=" "><subfield code="a">(OCoLC)247652834</subfield></datafield><datafield tag="035" ind1=" " ind2=" "><subfield code="a">(DE-599)BVBBV013256981</subfield></datafield><datafield tag="040" ind1=" " ind2=" "><subfield code="a">DE-604</subfield><subfield code="b">ger</subfield><subfield code="e">rakddb</subfield></datafield><datafield tag="041" ind1="0" ind2=" "><subfield code="a">ger</subfield></datafield><datafield tag="044" ind1=" " ind2=" "><subfield code="a">gw</subfield><subfield code="c">DE</subfield></datafield><datafield tag="049" ind1=" " ind2=" "><subfield code="a">DE-473</subfield><subfield code="a">DE-859</subfield><subfield code="a">DE-M347</subfield><subfield code="a">DE-706</subfield><subfield code="a">DE-522</subfield><subfield code="a">DE-11</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">ST 150</subfield><subfield code="0">(DE-625)143594:</subfield><subfield code="2">rvk</subfield></datafield><datafield tag="084" ind1=" " ind2=" "><subfield code="a">DAT 200f</subfield><subfield code="2">stub</subfield></datafield><datafield tag="100" ind1="1" ind2=" "><subfield code="a">Herrmann, Paul</subfield><subfield code="e">Verfasser</subfield><subfield code="0">(DE-588)1024045072</subfield><subfield code="4">aut</subfield></datafield><datafield tag="245" ind1="1" ind2="0"><subfield code="a">Rechnerarchitektur</subfield><subfield code="b">Aufbau, Organisation und Implementierung</subfield><subfield code="c">Paul Herrmann</subfield></datafield><datafield tag="250" ind1=" " ind2=" "><subfield code="a">2., überarb. und erw. Aufl.</subfield></datafield><datafield tag="264" ind1=" " ind2="1"><subfield code="a">Braunschweig [u.a.]</subfield><subfield code="b">Vieweg</subfield><subfield code="c">2000</subfield></datafield><datafield tag="300" ind1=" " ind2=" "><subfield code="a">XVI, 376 S.</subfield><subfield code="b">Ill., graph. Darst.</subfield></datafield><datafield tag="336" ind1=" " ind2=" "><subfield code="b">txt</subfield><subfield code="2">rdacontent</subfield></datafield><datafield tag="337" ind1=" " ind2=" "><subfield code="b">n</subfield><subfield code="2">rdamedia</subfield></datafield><datafield tag="338" ind1=" " ind2=" "><subfield code="b">nc</subfield><subfield code="2">rdacarrier</subfield></datafield><datafield tag="490" ind1="0" ind2=" "><subfield code="a">Vieweg-Lehrbuch</subfield></datafield><datafield tag="650" ind1="0" ind2="7"><subfield code="a">Computerarchitektur</subfield><subfield code="0">(DE-588)4048717-9</subfield><subfield code="2">gnd</subfield><subfield code="9">rswk-swf</subfield></datafield><datafield tag="655" ind1=" " ind2="7"><subfield code="0">(DE-588)4123623-3</subfield><subfield code="a">Lehrbuch</subfield><subfield code="2">gnd-content</subfield></datafield><datafield tag="689" ind1="0" ind2="0"><subfield code="a">Computerarchitektur</subfield><subfield code="0">(DE-588)4048717-9</subfield><subfield code="D">s</subfield></datafield><datafield tag="689" ind1="0" ind2=" "><subfield code="5">DE-604</subfield></datafield><datafield tag="856" ind1="4" ind2="2"><subfield code="m">HBZ Datenaustausch</subfield><subfield code="q">application/pdf</subfield><subfield code="u">http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009036734&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA</subfield><subfield code="3">Inhaltsverzeichnis</subfield></datafield><datafield tag="999" ind1=" " ind2=" "><subfield code="a">oai:aleph.bib-bvb.de:BVB01-009036734</subfield></datafield></record></collection> |
| genre | (DE-588)4123623-3 Lehrbuch gnd-content |
| genre_facet | Lehrbuch |
| id | DE-604.BV013256981 |
| illustrated | Illustrated |
| indexdate | 2024-07-09T18:42:37Z |
| institution | BVB |
| isbn | 3528155981 |
| language | German |
| oai_aleph_id | oai:aleph.bib-bvb.de:BVB01-009036734 |
| oclc_num | 247652834 |
| open_access_boolean | |
| owner | DE-473 DE-BY-UBG DE-859 DE-M347 DE-706 DE-522 DE-11 |
| owner_facet | DE-473 DE-BY-UBG DE-859 DE-M347 DE-706 DE-522 DE-11 |
| physical | XVI, 376 S. Ill., graph. Darst. |
| publishDate | 2000 |
| publishDateSearch | 2000 |
| publishDateSort | 2000 |
| publisher | Vieweg |
| record_format | marc |
| series2 | Vieweg-Lehrbuch |
| spelling | Herrmann, Paul Verfasser (DE-588)1024045072 aut Rechnerarchitektur Aufbau, Organisation und Implementierung Paul Herrmann 2., überarb. und erw. Aufl. Braunschweig [u.a.] Vieweg 2000 XVI, 376 S. Ill., graph. Darst. txt rdacontent n rdamedia nc rdacarrier Vieweg-Lehrbuch Computerarchitektur (DE-588)4048717-9 gnd rswk-swf (DE-588)4123623-3 Lehrbuch gnd-content Computerarchitektur (DE-588)4048717-9 s DE-604 HBZ Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009036734&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
| spellingShingle | Herrmann, Paul Rechnerarchitektur Aufbau, Organisation und Implementierung Computerarchitektur (DE-588)4048717-9 gnd |
| subject_GND | (DE-588)4048717-9 (DE-588)4123623-3 |
| title | Rechnerarchitektur Aufbau, Organisation und Implementierung |
| title_auth | Rechnerarchitektur Aufbau, Organisation und Implementierung |
| title_exact_search | Rechnerarchitektur Aufbau, Organisation und Implementierung |
| title_full | Rechnerarchitektur Aufbau, Organisation und Implementierung Paul Herrmann |
| title_fullStr | Rechnerarchitektur Aufbau, Organisation und Implementierung Paul Herrmann |
| title_full_unstemmed | Rechnerarchitektur Aufbau, Organisation und Implementierung Paul Herrmann |
| title_short | Rechnerarchitektur |
| title_sort | rechnerarchitektur aufbau organisation und implementierung |
| title_sub | Aufbau, Organisation und Implementierung |
| topic | Computerarchitektur (DE-588)4048717-9 gnd |
| topic_facet | Computerarchitektur Lehrbuch |
| url | http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=009036734&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA |
| work_keys_str_mv | AT herrmannpaul rechnerarchitekturaufbauorganisationundimplementierung |