Rekonfigurierbare Einheit zur Datenreduktion für den Level-2-Trigger von Atlas: Entwicklung, Aufbau und Test der DCU
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| Format: | Buch |
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1998
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| Beschreibung: | Jena, Univ., Diss., 1998 |
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INHALTSVERZEICHNIS
SEITE
1 EINLEITUNG 1
2 DAS ATLAS EXPERIMENT 3
2.1 DER LHC 3
2.2 DER ATLAS-DCTCKTOR 4
2.3 DAS TRIGGERSYSTEM DES ATLAS-EXPERIMENTS 6
2.3.1 DERLXVEL-L TRIGGER 6
2.3.2 DER IXVEL-2 TRIGGER 7
2.3.3 DER IXVEL-3 TRIGGER 8
2.4 BESCHREIBUNG DER SUBDETEKTOREN 8
2.4.1 KOORDINATENSYSTEM ZUR BESCHREIBUNG DES ATLAS DETEKTORS 9
2.4.2 INNENDETEKTOR 10
2.4.2.1 HALBLEITER-TRACKER 10
2.4.2.2 TRANSITION RADIATION TRACKER 13
2.4.3 KALORIMETER 15
2.4.3.1 ELEKTROMAGNETISCHES KALORIMETER 16
2.4.3.2 HADRONISCHCS KALORIMETER 17
2.4.4 MUEONCNKAMMCRN 18
2.5 ZEITPLAN DES ATLAS-EXPERIMENTS 20
3 DER LEVEL-2 TRIGGER DES ATLAS-EXPERIMENTS 21
3.1 AUFGABE DES IXVEL-2 TRIGGERS 21
3.1.1 DAS ROL-KONZEPT 21
3.1.2 DER IXVEL-2 TRIGGERALGORITHMUS 22
3.1.2.1 LOKALE MERKMALS-EXTRAKTION 22
3.1.2.2 GLOBALE ENTSCHEIDUNG 24
3.2 ARCHITEKTUR DES IXVEL-2 TRIGGERS 24
3.2.1 KOMPONENTEN 25
3.2.1.1 ROBS 25
3.2.1.2 NETZWERKE 25
3.2.1.3 PROZESSOREN 26
3.2.1.4 SUPERVISOR 26
3.2.2 ROB-ANZAHL UND EINGANGS-DATENRATEN 27
3.2.3 PROZESSOR-ANZAHL UND ARCHITEKTURVARIANTEN 28
3.2.3.1 DAS PROZESSOR-FARM KONZEPT 28
3.2.3.2 DAS DATENGETRIEBENE SYSTEM 29
3.3 REALISIERUNG DES IXVEL-2 TRIGGERS 30
3.3.1 REALISIERUNG DER ROBS 30
3.3.2 REALISIERUNG DES VERBINDUNGSNETZWERKS 31
3.3.3 DAS ROL-PROBLEM 32
4 KONZEPTION DER DATA COLLECTION UNIT 34
III
BIBLIOGRAFISCHE INFORMATIONEN
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4.1 ZIELSTELLUNG 34
4.2 GRUNDLEGENDES PRINZIP DER DCU 35
4.2.1 LOGISCHE UND PHYSISCHE DATENSENKEN 36
4.2.2 FESDEGUNG DER PRINZIPIELLEN ANZAHL DATENSENKEN 37
4.3 DATENFLUSS-KONZEPTE FUER DAS VERBINDUNGSNETZWERK 38
4.3.1 SYNCHRONES NETZWERK 38
4.3.2 ASYNCHRONES NETZWERK 39
4.3.3 HYBRIDES NETZWERK 41
4.4 KONZEPTION DER ARCHITEKTUR 42
4.4.1 DEFINITION DER SCHNITTSTELLEN 42
4.4.1.1 PARTITIONICRUNG UND EINGANGSSCHNITTSTELLE DER IXIU 42
4.4.1.2 ROL-GROESSC UND AUSGANGS-DATENRATEN 43
4.4.2 DAS VERBINDUNGSNETZWERK 45
4.4.2.1 ANSATZ ZUR LOESUNG DES NETZWERKPROBLEMS 46
4.4.2.2 DIMENSIONIERUNG DER ERSTEN HIERARCHIEEBENE 49
4.4.2.3 VORSCHLAG FUER EIN ASYNCHRONES NETZWERK 50
4.4.2.4 VORSCHLAG FUER EIN SYNCHRONES NETZWERK 51
4.4.3 GEGENUEBERSTELLUNG DER NETZWERKLOESUNGEN 53
4.5 VERALLGEMEINERUNG DER IILSUNG 55
4.5.1 STRUKTURELLE VERALLGEMEINERUNG 55
4.5.2 FUNKTIONALE VERALLGEMEINERUNG 56
4.6 KONZEPTION DES MEMORY-MODULS 57
4.6.1 ROLC-FUNKTION 57
4.6.2 ROB-FUNKTION 58
4.6.2.1 INTEGRATION DER ROBS IN DIE DCU 58
4.6.2.2 DATENSTROEME IM ROB 59
4.6.3 ARCHITEKTUR DES MEMORY-MODULS 60
4.6.3.1 EINGANG 62
4.6.3.2 STEUERUNG 62
4.6.3.3 AUSGANG 63
4.7 DAS CONTROL-MODUL 65
4.8 DER SUPERVISOR 67
4.9 DAS ROB CRATE 69
4.9.1 DAS CRATE CONTROL BOARD 69
4.9.2 DIE NETZWERK MODULE 71
4.9.2.1 DER UEBERTRAGUNGSMECHANISMUS 71
4.9.2.2 DEFINITION DER ERFORDERLICHEN BANDBREITE 73
4.9.2.3 DIE STEUERUNG DES NETZWERKS 74
4.10 ZUSAMMENFASSUNG DES HIERARCHISCHEN, MODULAREN AUFBAUS DER DCU 76
5 VORSCHLAG FUER DIE REALISIERUNG DER DCU 77
5.1 REALISIERUNG DES MEMORY-MODULS 78
5.1.1 SPEICHERAUSWAHL 78
5.1.2 SPEICHERVERWALTUNG 80
5.1.3 PARTITIONIERUNG DES SPEICHERS 83
IV
5.1.4 SPEZIFIKATION DER SCHNITTSTELLEN 84
5.1.5 FUNKTIONSBLOECKE DES MEMORY-MODULS 85
5.1.5.1 SLINK-INTERFACE 86
5.1.5.2 INPUT-FIFO 86
5.1.5.3 EVENT-SELECTOR 86
5.1.5.4 LOKALER KANAL-CONTROLLER 88
5.1.5.5 SPEICHER-CONTROLLER UND SPEICHER 88
5.1.5.6 DATEN-MULTIPLEXER 90
5.1.5.7 I^OKALER AUSLESE-CONTROLLER UND OUTPUT-FIFO 90
5.2 REALISIERUNG DES CONTROL-MODULS 91
5.2.1 KOMMUNIKATION MIT DEN MEMORY-MODULEN 91
5.2.1.1 FRNPFANGEN DER PAKET-INFORMATIONEN 91
5.2.1.2 INITIIEREN DES AUSLESENS 92
5.2.2 AUFBEREITUNG DER AUSLESEANFORDCRUNGEN 93
5.2.2.1 ROB-ALGORITHMUS 93
5.2.2.2 ROIC-ALGORITHMUS 94
5.2.3 FUNKTIONSBLOECKE DES CONTROL-MODULS 95
5.2.3.1 GLOBALER KANAL- UND AUSLESE-CONTROLLER 96
5.2.3.2 MONITORING UND FEHLERERKENNUNG 96
5.2.3.3 SCHNITTSTELLE ZUM SUPERVISOR 98
5.3 AUSWAHL DER TECHNOLOGIE 98
6 DAS IRUESTUNGSPOTENTIAL DER DCU 100
6.1 VORBETRACHTUNGEN UND FUEXPERIMENTALAUFBAU 100
6.2 LEISTUNGSWERTE DES ROIC 102
6.2.1 ERREICHBARE BANDBREITE 102
6.2.2 ERREICHBARE PAKET-RATE 103
6.2.3 LATENZZEITEN 103
6.3 ERWARTETE IXISTUNGSWERTE FUER DEN ROB 105
6.4 REALISIERBARKEIT DER DCU 106
6.5 SCHLUSSFOLGERUNGEN 108
6.5.1 I LEISTUNGSFAEHIGKEIT DER KONZIPIERTEN DCU 108
6.5.2 ANWENDUNGSMOEGLICHKEITEN INNERHALB DES I ,EVEL-2 TRIGGERS VON ATI
.AS 109
6.5.3 WEITERE ANWENDUNGSMOEGLICHKEITEN 110
7 AUSBLICK 111
8 ANHANG 113
8.1 ANHANG A: SCHEMATISCHE BESTIMMUNG DER ANZAHL ROBS PRO ROL 113
8.2 ANHANG B: ERREICHBARE TAKTFREQUENZEN IM ROIC-DEMONSTRATOR 114
8.3 ANHANG C: FPGA-AUSNUTZUNG IM ROIC-DEMONSTRATOR 114
8.4 ANHANG D: SIMULATIONSERGEBNISSE ZUM ROIC-DEMONSTRATOR 116
9 LITERATURVERZEICHNIS 117
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