Praktikum des modernen VLSI-Entwurfs: eine Einführung in die Entwurfsprinzipien und -beschreibungen, unter besonderer Berücksichtigung von VHDL ; mit einer umfangreichen Anleitung zum Praktikum
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| Format: | Book |
|---|---|
| Language: | German |
| Published: |
Stuttgart
Teubner
1996
|
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| Online Access: | Inhaltsverzeichnis |
| Physical Description: | 427 S. graph. Darst. |
| ISBN: | 3519022966 |
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| adam_text | PRAKTIKUM DES MODERNEN VLSI-ENTWURFS EINE EINFUEHRUNG IN DIE
ENTWURFSPRINZIPIEN UND -BESCHREIBUNGEN, UNTER BESONDERER
BERUECKSICHTIGUNG VON VHDL; MIT EINER UMFANGREICHEN ANLEITUNG ZUM
PRAKTIKUM VON DIPL.-INF. ANDREAS BLECK UNIVERSITAET FRANKFURT/MAIN
DIPL.-INF. MICHAEL GOEDECKE PROF. DR.-ING. SORIN A. HUSS TECHN.
HOCHSCHULE DARMSTADT UND PROF. DR.-ING. KLAUS WALDSCHMIDT UNIVERSITAET
FRANKFURT/MAIN B. G. TEUBNER STUTTGART 1996 INHALT I GRUNDLAGEN 19 1
EINLEITUNG 21 2 ENTWURFSPRINZIPIEN 25 2.1 ZIELE UND RANDBEDINGUNGEN DES
VLSI-ENTWURFS 25 2.1.1 BEHERRSCHUNG DER KOMPLEXITAET 25 2.1.2 OEKONOMISCHE
ASPEKTE 27 2.1.3 TESTBARKEIT 29 2.1.4 ENTWURFSWERKZEUGE 30 2.2
ENTWURFSDOMAENEN 30 2.3 ABSTRAKTIONSEBENEN UND MODELLIERUNGSKONZEPTE 33
2.3.1 ABSTRAKTIONSEBENEN 34 2.3.2 MODELLIERUNGSKONZEPTE 37 2.4
ENTWURFSSTILE 40 2.4.1 FULL-CUSTOM-ENTWURF 42 2.4.2
SEMI-CUSTOM-ENTWURFSSTILE 43 2.4.2.1 STANDARDZELLEN 46 2.4.2.2
MAKROZELLEN 47 2.4.2.3 GATE-ARRAYS 49 2.4.2.4 SEA-OF-GATES 49 2.5
ENTWURFSABLAUF 50 2.5.1 GENERIERENDE AKTIVITAETEN 50 2.5.2 UEBERPRUEFENDE
AKTIVITAETEN 51 2.5.3 ENTWURFSABLAUF IM Y-DIAGRAMM 53 2.5.4 IDEALISIERTE
UND REALE ENTWURFSABLAEUFE 54 INHALT 9 3 ENTWURFSBESCHREIBUNGEN 56 3.1
ENTWURFSERFASSUNG 57 3.2 SCHALTPLANEINGABE 58 3.2.1 SCHEMATIC- EDITOREN
58 . 3.2.1.1 SCHEMATIC-ELEMENTE 58 3.2.1.2 MANIPULATION VON
SCHEMATIC-ELEMENTEN 60 3.2.2 SYMBOLEDITOREN 61 3.3 VHDL 62 3.3.1
ENTWURFSOBJEKTE 63 * 3.3.1.1 ABSCHNITTE EINES ENTWURFSOBJEKTES 64
3.3.1.2 HIERARCHIE DER PORTS 67 3.3.2 PROZESS 69 3.3.2.1
PROCESS-ANWEISUNG 69 3.3.2.2 PROBLEME BEIM MODELLIEREN MIT PROZESSEN 70
3.3.3 BLOCK 72 3.4 MODELLIERUNGSEBENEN 73 3.4.1 MODELLIERUNG AUF DER
PMS-EBENE 74 3.4.1.1 REPRAESENTATION VON SIGNALEN 76 3.4.1.2
SIGNALMULTIPLEXING 78 3.4.1.3 GLEICHZEITIGE EINSPEISUNG 78 3.4.1.4
ZEITLICH GETRENNTE EINSPEISUNG 82 3.4.1.5 INITIALISIERUNG VON SIGNALEN
86 L, 3.4.1.6 OUT- UND BUFFER-PORTS 88 3.4.1.7 UEBERSICHT UEBER DATENTYPEN
FUER DIE MODELLIERUNG . . 89 3.4.2 MODELLIERUNG AUF DER ALGORITHMISCHEN
EBENE . . . . 90 3.4.2.1 EIGENSCHAFTEN EINES MODELLS 91 3.4.2.2
BESCHREIBUNG VON SIGNALVERZOEGERUNGEN 92 3.4.2.3 FUNKTIONALE
PARTITIONIERUNG, PROZESSMODELLGRAPH ... 94 3.4.2.4 BESCHREIBUNG DES
ZEITLICHEN ABLAUFS 97 10 INHALT 3.4.2.5 UEBERPRUEFUNG DER
EINGANGSSPEZIFIKATION 104 3.4.3 MODELLIERUNG AUF DER RT-EBENE 106
3.4.3.1 BEISPIEL: RT-MODELL EINES REGISTERSYSTEMS 107 3.4.3.2
UEBERPRUEFUNG VON ZEITLICHEN RESTRIKTIONEN 111 3.4.3.3 BESCHREIBUNG VON
SCHALTWERKEN 112 3.4.4 MODELLIERUNG AUF DER LOGIKEBENE 113 3.4.4.1
REPRAESENTATION LOGISCHER ZUSTAENDE 113 3.4.4.2 REALISIERUNG VON
VERSCHIEDENEN SCHALTUNGSTECHNIKEN 116 3.4.4.3 MODELLIERUNG VON
VERZOEGERUNGEN 117 3.4.4.4 MODELLIERUNG DES TRAEGHEITSVERHALTENS 123
3.4.4.5 FEHLERUEBERPRUEFUNGEN 123 4 SIMULATION 127 4.1 ELEMENTE EINER
SIMULATION 127 4.1.1 SIMULATOR 128 4.1.2 EINGABEDATEN 128 4.1.3
AUSGABEDATEN 129 4.2 ABLAUF EINER SIMULATION 130 4.3 VHDL-SIMULATION 135
4.3.1 SIMULATIONSSYSTEM 135 4.3.2 SIMULATIONSZYKLUS 137 4.3.3
VALIDIERUNG MIT EINER TEST-BENCH 138 4.3.4 STIMULIPROGRAMMIERUNG 139
4.3.4.1 WAVEFORM-ELEMENTE 140 4.3.4.2 LESEN VON DATEIEN IN VHDL 140
4.3.4.3 LOAD_MEMORY 142 4.3.5 SIMULATIONSAUSGABE 142 4.3.6
SIMULATIONSDATENHALTUNG 142 4.3.6.1 PAKETE . 143 4.3.6.2 BIBLIOTHEKEN
144 INHALT 11 4.3.6.3 KONFIGURATIONEN 146 4 LOGIKSIMULATION 152 4.4.1
FUNKTIONEN ZUR FEHLERSUCHE 153 4.4.1.1 BREAKPOINTS
(UNTERBRECHUNGSPUNKTE) 153 4.4.1.2 ERKENNUNG VON HAZARDS UND SPIKES 154
4.4.1.3 SETUP- UND HOLD-ZEITEN 155 4.4.1.4 MINIMALE IMPULSBREITEN 156
4.4.2 SIMULATIONSPRINZIPIEN 156 4.4.2.1 BEISPIEL: SIMULATION EINES
4-BIT-REGISTERS 157 4.4.2.2 STIMULIPROGRAMMIERUNG 158 4.4.2.3
DARSTELLUNG VON SIMULATIONERGEBNISSEN 161 4.4.3 UNTERSUCHUNG DES
ZEITVERHALTENS 162 4.4.3.1 DOKUMENTATION DES ZEITVERHALTENS 163 4.4.3.2
BESTIMMUNG DER MAXIMALEN TAKTFREQUENZ 169 P4.5 PLANUNG VON
SIMULATIONSLAEUFEN 172 IS VHDL-SYNTHESE 175 1 LOGIKSYNTHESE 177 1 5.1.1
MINIMIEREN ZWEISTUFIGER LOGIK 177 JI 5.1.2 MINIMIEREN VON MEHRSTUFIGEN
LOGIKREALISIERUNGEN . . 177 1*5.2 RT-SYNTHESE 181 K3 ALGORITHMISCHE
SYNTHESE 184 4 SYNTHESEFAEHIGE BESCHREIBUNGEN IN VHDL 187 5.4.1 UMSETZUNG
VON SPRACHKONSTRUKTEN ZUR SYNTHESE . . 187 5.4.1.1 DATENTYPEN 187
5.4.1.2 INSTANTIIERUNGEN 188 5.4.1.3 INFERENZ VON SPEICHERELEMENTEN 189
5.4.1.4 VARIABLE ODER SIGNAL 193 5.4.1.5 INFERENZ VON
TRI-STATE-KOMPONENTEN 194 12 INHALT 5.4.2 EINFLUSS VON
VHDL-BESCHREIBUNGEN AUF DAS SYNTHE- SEERGEBNIS 194 5.4.3
VERHALTENSORIENTIERTE, SYNTHESEFAEHIGE BESCHREIBUNGEN 196 5.4.4 ENDLICHE
AUTOMATEN (FSM) 197 5.4.4.1 BESCHREIBUNGSMETHODEN IN VHDL 198 5.4.4.2
SONDERFALL: ZYKLISCHE FSM 202 5.4.4.3 BEHANDLUNG GROSSER AUTOMATEN 203
5.4.4.4 UNTERSTUETZUNG DER SYNTHESE 204 5.4.4.5 ZUSTANDSKODIERUNG 204 5.5
UEBERBLICK UEBER DEN SYNTHESEGESTUETZTEN ENTWURF 205 6 PHYSIKALISCHER
ENTWURF 207 6.1 FLOORPLANNING 208 6.2 PLAZIERUNG 209 6.3 VERDRAHTUNG 210
6.4 NACHBEARBEITUNG (*BACK ANNOTATION ) 211 7 CHIP-TEST 212 7.1
TESTUMGEBUNG 212 7.2 ELEMENTE EINES TESTS 213 TEIL I: LITERATUR 215 II
PRAKTIKUM 217 INHALT 13 DER PRAKTIKUMS-MIKROPROZESSOR PMP12 219
BEFEHLSSATZARCHITEKTUR DES PMP12 219 8.1.1 GRUNDLEGENDE KONZEPTE 220
8.1.2 MASCHINENBEFEHLSSATZ . . . 223 8.1.3 BEFEHLS- UND DATENFORMATE 224
8.1.4 ADRESSIERUNGSARTEN 226 SYSTEMEINBINDUNG 227 8.2.1 PROGRAMMSTART
228 8.2.2 KOMMUNIKATION MIT DER UMGEBUNG 228 8.2.2.1 KOMMUNIKATION BEIM
SCHREIBEN, AUSGABEBEFEHLE . . 228 8.2.2.2 KOMMUNIKATION BEIM LESEN,
EINGABEBEFEHLE 230 AUFBAU VON PRAKTIKA 231 ENTWURFSSTRATEGIEN 231 9.1.1
TOP-DOWN-ENTWURF 231 9.1.2 BOTTOM-UP-ENTWURF 232 9.1.3
MEET-IN-THE-MIDDLE-ENTWURF 233 STANDARDPRAKTIKA 234 9.2.1 PRAKTIKUM PL:
EINFUEHRUNGSPRAKTIKUM 234 9.2.2 PRAKTIKUM P2: SCHEMATIC-BASIERTER ENTWURF
236 9.2.3 PRAKTIKUM P3: MEET-IN-THE-MIDDLE-ENTWURF 237 9.2.4 PRAKTIKUM
P4: TOP-DOWN-ENTWURF 240 9.2.5 PRAKTIKUM P5: EINFUEHRUNG IN VHDL 241
9.2.6 PRAKTIKUM P6: EINFUEHRUNG IN DIE VHDL-SYNTHESE. .242 14 INHALT 10
PRAKTISCHE AUFGABEN 243 10.1 KASKADIERBARE 4-BIT-ADDIEREREINHEIT 245
10.1.1 GRUNDLAGEN 245 10.1.2 BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 247 10.1.2.1
AUFGABENSTELLUNG 247 10.1.2.2 ENTWURFSDURCHFUEHRUNG MIT GRAPHISCHEM
EDITOR . . . 249 10.1.2.3 ENTWURFSDURCHFUEHRUNG MIT VHDL 250 10.1.2.4
VALIDIERUNG DES SCHEMATIC-BASIERTEN ENTWURFS . . . . 252 10.1.2.5
VALIDIERUNG DES VHDL-ENTWURFS 253 10.1.2.6 AUSWERTUNG (NACHBEREITUNG)
253 10.1.3 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 255 10.1.3.1 AUFGABENSTELLUNG
255 10.1.3.2 MODELLIERUNGSARTEN 256 10.1.3.3 ENTWURFSDURCHFUEHRUNG 258
10.1.3.4 PARAMETRISIERBARE BESCHREIBUNGEN 263 10.2 KASKADIERBARE
ARITHMETIK-LOGIK-EINHEIT (ALU) 265 10.2.1 GRUNDLAGEN 265 10.2.2
AUFGABENSTELLUNG 266 10.2.3 BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 267 10.2.3.1
ENTWURFSDURCHFUEHRUNG 269 10.2.3.2 VALIDIERUNG 270 10.2.3.3 AUSWERTUNG
(NACHBEREITUNG) 270 10.2.4 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 271 10.2.4.1
PARALLELE BERECHNUNG DER FUNKTIONEN 272 10.2.4.2 BIT-SLICES 278 10.3
12-BIT-PARALLELREGISTER UND REGISTER-STACK 281 10.3.1 GRUNDLAGEN 281
10.3.1.1 FLANKEN- UND PEGELGESTEUERTE REGISTER 281 10.3.1.2 STACK 282
INHALT 15 10.3.2 AUFGABENSTELLUNG 283 ||L 10.3.2.1 REGISTER 283 10.3.2.2
REGISTER-STACK 284 10.3.3 BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 285 10.3.3.1
ENTWURFSDURCHFUEHRUNG MIT GRAPHISCHEM EDITOR . . . 286 10.3.3.2
ENTWURFSDURCHFUEHRUNG MIT VHDL 288 10.3.3.3 VALIDIERUNG 292 10.3.3.4
AUSWERTUNG (NACHBEREITUNG) 292 10.3.4 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 293
10.3.4.1 ENTWURFSDURCHFUEHRUNG 293 10.3.4.2 VALIDIERUNG 294 4
SCAN-PATH-FAEHIGES D-FLIP-FLOP 295 10.4.1 GRUNDLAGEN 295 10.4.1.1
TESTFREUNDLICHER ENTWURF 295 10.4.1.2 DYNAMISCHE TAKTUNG NACH DEM
MASTER-SLAVE-PRINZIP 297 10.4.1.3 QUASISTATISCHE CMOS-LOGIK 299 10.4.2
BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 300 10.4.3 VALIDIERUNG 302 10.4.4
AUSWERTUNG (NACHBEREITUNG) 303 12-BIT-SCHIEBEREGISTER 304 10.5.1
GRUNDLAGEN 304 10.5.2 AUFGABENSTELLUNG 306 10.5.3
BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 308 10.5.3.1 ENTWURFSDURCHFUEHRUNG MIT
GRAPHISCHEM EDITOR . . . 308 10.5.3.2 ENTWURFSDURCHFUEHRUNG MIT VHDL 308
10.5.3.3 VALIDIERUNG 310 10.5.3.4 AUSWERTUNG (NACHBEREITUNG) 310 10.5.4
TOP-DOWN-ENTWURFSDURCHFUEHRUNG 311 10.5.4.1 BESCHREIBUNG VON
SCHIEBEOPERATIONEN IN VHDL . . .311 16 INHALT 10.5.4.2
ENTWURFSDURCHFUEHRUNG 312 10.5.4.3 VALIDIERUNG 312 10.6
AKKUMULATOREINHEIT MIT STATUS-FLAGS 313 10.6.1 GRUNDLAGEN 313 10.6.1.1
STATUSEINHEIT 314 10.6.1.2 OPERATIONEN 316 10.6.1.3 ZEITVERHALTEN
(TIMING) 318 10.6.2 AUFGABENSTELLUNG 319 10.6.3
BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 322 10.6.3.1 ENTWURFSDURCHFUEHRUNG 322
10.6.3.2 VALIDIERUNG 323 10.6.3.3 AUSWERTUNG (NACHBEREITUNG) 325 10.6.4
TOP-DOWN-ENTWURFSDURCHFUEHRUNG 328 10.7 PARALLEL LADBARER
12-BIT-DUALZAEHLER 329 10.7.1 GRUNDLAGEN 329 10.7.2 AUFGABENSTELLUNG 331
10.7.3 BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 332 10.7.3.1 ENTWURFSDURCHFUEHRUNG
332 10.7.3.2 VALIDIERUNG 334 10.7.3.3 AUSWERTUNG (NACHBEREITUNG) 334
10.7.4 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 334 10.7.4.1 DARSTELLUNG VON ZAHLEN
334 10.7.4.2 ENTWURFSDURCHFUEHRUNG 335 10.7.4.3 AUSWERTUNG 336 10.8
OPERATIONSWERK 337 10.8.1 GRUNDLAGEN 337 10.8.1.1 KONTROLLPFAD 338
10.8.1.2 DATENPFAD 338 10.8.2 AUFGABENSTELLUNG 339 INHALT 17 10.8.3
BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 339 10.8.3.1 VORGABEN 339 10.8.3.2
ENTWURFSDURCHFUEHRUNG 345 10.8.3.3 VALIDIERUNG 348 10.8.3.4 AUSWERTUNG
(NACHBEREITUNG) 349 10.8.4 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 351 10.8.4.1
ENTWURFSDURCHFUEHRUNG 353 10.8.4.2 VALIDIERUNG 355 PLA-STEUERWERK 356
10.9.1 GRUNDLAGEN 356 10.9.2 AUFGABENSTELLUNG 359 10.9.3
BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 361 10.9.3.1 VORGABEN 361 *10.9.3.2
ENTWURFSDURCHFUEHRUNG 363 *10.9.3.3 VALIDIERUNG UND NACHBEREITUNG 369
10.9.4 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 369 *10.9.4.1 MOEGLICHKEITEN DER
ENTWURFSDURCHFUEHRUNG 369 | 10.9.4.2 SCHNITTSTELLE DES STEUERWERKS 370
10.9.4.3 GENERIERUNG DER AUTOMATENBESCHREIBUNG 371 10.9.4.4 KODIERUNG
377 MO.9.4.5 REALISIERUNG DER FUNKTIONEN 378 1.10.9.4.6 VALIDIERUNG 379
LIKROPROZESSORSYSTEM ALS INTEGRIERTE SCHALTUNG 380 W.10.1 GRUNDLAGEN 380
10.10.2 AUFGABENSTELLUNG 380 10.10.3 BOTTOM-UP-ENTWURFSDURCHFUEHRUNG 383
10.10.3.1 ENTWURFSDURCHFUEHRUNG 383 10.10.3.2 VALIDIERUNG 384 10.10.3.3
AUSWERTUNG (NACHBEREITUNG) 386 18 INHALT 10.10.4
TOP-DOWN-ENTWURFSDURCHFUEHRUNG 386 10.10.4.1 ZIELARCHITEKTUREN 387
10.10.4.2 STRUKTURELLE PARTITIONIERUNG 388 10.11 VERHALTENSORIENTIERTE
VALIDIERUNG DES MIKROPROZESSORSYSTEMS . . 391 10.11.1 GRUNDLAGEN 391
10.11.2 AUFGABENSTELLUNG 392 10.11.3 TOP-DOWN-ENTWURFSDURCHFUEHRUNG 393
10.11.3.1 BESCHREIBUNG AUF DER PMS-EBENE 393 10.11.3.2 RANDBEDINGUNGEN
BEIM ALGORITHMISCHEN ENTWURF . . 394 10.11.3.3 BESCHREIBUNG DES RAM 395
10.11.3.4 BESCHREIBUNG DER EIN-UND AUSGABEKOMPONENTEN . . 399 10.11.3.5
MODELLIERUNG DES MIKROPROZESSORS 400 10.11.4 VALIDIERUNG 404 10.11.4.1
ASSEMBLER 404 10.11.4.2 SIMULATION 405 10.12 PHYSIKALISCHER ENTWURF DES
MIKROPROZESSOR-ASICS 408 10.12.1 GRUNDLAGEN 408 10.12.2
ENTWURFSDURCHFUEHRUNG 408 10.12.2.1 ENTWURFSEINGABE 408 10.12.2.2
SIMULATION 411 10.12.2.3 PLAZIERUNG UND VERDRAHTUNG 412 10.12.2.4
NACHBEARBEITUNG 414 10.12.2.5 FABRIKATIONSVORBEREITUNG 415 10.13 TEST
DES GEFERTIGTEN IC 417 TEIL II: LITERATUR 419
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| discipline | Informatik Elektrotechnik Elektrotechnik / Elektronik / Nachrichtentechnik |
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