Entwurf integrierter Schaltungen:
Gespeichert in:
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| Sprache: | German |
| Veröffentlicht: |
Sankt Augustin
GMD-Forschungszentrum Informationstechnik
1995
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| Schriftenreihe: | GMD-Forschungszentrum Informationstechnik <Sankt Augustin>: GMD-Studien
280 |
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Datensatz im Suchindex
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| adam_text | INHALTSVERZEICHNIS
Session
1:
Schaltungs-
und Systementwurf 1 1
Ein Gleitkommaprozessor auf 1 mm2 Fläche
M. Schimmler, ISATEC Kiel 1 3
Entwurf eines Echtzeit-Bewegungsschätzers für HDTV-Bilder
K. Müller, Ch. von Rewentlow, F. Schirrmeister, U. Schneider,
D. Siebert, Ch. Stoffers, Institut für Mikroelektronik, TU Berlin 2 3
Wissensbasierte Entwicklung von Makromodellen für den analogen Schaltungsentwurf
H.T.
Mammen,
R.
Scholz,
R.
Brüning,
V.
Geneiß, U. Kemper, Universität-GH-Paderborn,
Cadlab/Physical System Design,
INCASES
Engineering GmbH Paderborn 3 1
Erweiterung des
Retiming
auf Schaltungen mit Enable-Registern
H.-G. Martin, FhG IIS, Außenstelle EAS Dresden 4 1
Session 2: Systembeschreibung und
-simulation
5 1
Eine Zwischendarstellung zum Entwurf hybrider Systeme durch Kopplung verschiedener
Konstruktionswerkzeuge
Ch. Grimm, P. Oehler, K. Waldschmidt, Technische Informatik, Universität
Frankfurt 53
Entwurfsbegleitende Maßnahmen zur Erstellung der Systemspezifikation für analoge und
heterogene Systeme
T. Barthel, D. Mülller, J. Pauliuk, Lehrstuhl für
Schaltungs-
und Systementwurf der TU
Chemnitz-Zwickau 6 3
Konzept des automatischen
Zoomings
für einen VHDL-AHDL-Mehrebenensimulator
N. Simic, R. Keil, H.-U. Post, Institut für Technische Informatik, TU Berlin 7 3
Objektorientierte Modellierung von RISC-Prozessoren für den Entwurf auf der
Systemebene
K. Agsteiner, D. Monjau, S. Schulze, Fakultät für Informatik, TU Chemnitz-Zwickau 8 0
Begriffshierarchien zur wissensbasierten Konstruktion von Filtern, mathematischen
Operatoren und Wandlern
P. Oehler, Ch. Grimm, K. Waldschmidt, Technische Informatik, Universität Frankfurt 9 0
Session 3: Entwurf testbarer Schaltungen 10 1
Testfall Auswahl zur VHDL Modell-Validierung durch Simulation
H. Toepfer, H.-D. Huemmer,
Electrical
Engineering, Universität Duisburg 102
Testmustererzeugung mit arithmetischen Funktionseinheiten
A. P.
Ströle, Institut für Rechnerentwurf und Fehlertoleranz, Universität Karlsruhe 109
Eine einheitliche Methode zur Extraktion einfacher und mehrfacher Brücken- und
Unterbrechungsfehler
G. Spiegel, A.P. Ströle, Institut für Rechnerentwurf und Fehlertoleranz, Universität
Karlsruhe 1 19
Einführung binärer Entscheidungsgraphen auf hoher Beschreibungsebene in VHDL
B. Emshoff, M. Kaibel, FB 9, DV, Universität Duisburg 129
Session 4: E.I.S. in der akademischen Lehre 13 3
ASIC-Design an der HTW Mittweida
W. Günther, FB Elektrotechnik/Elektronik, FG Mikrosystemtechnik, HTW Mittweida 1 35
7 Leitbilder für die Lehre des Systementwurfs
W. Lang, K. Quibeldey-Cirkel, H. Wojtkowiak, FB 12, Technische Informatik,
Universität-GH-Siegen 145
Statechart-basierter Systementwurf
C, Ackad, Abteilung Entwurf Integrierter Schaltungen, TU Braunschweig 155
Session 5: Layoutsynthese 16 3
Ein Bewertungsverfahren für Plazieralgorithmen
B. M. Riess, H. Eisenmann, Lehrstuhl für Rechnergestützes Entwerfen, TU München 1 65
Optimierung genetischer Algorithmen für die Plazierung von Gate-Array-Schaltkreisen
Th.
Unger,
G.
Herrmann,
D.
Müller, Fakultät für Elektrotechnik und Informations¬
technik der TU Chemnitz-Zwickau 1 72
Layoutgenerierung mit genetischen Algorithmen
V.
Schnecke, O. Vornberger, Praktische Informatik, Universität Osnabrück 182
Anwendung symbolischer Techniken zur flächenminimierenden
HW-Resynthese
H.-J. Eikerling, M. Schmidt, Sonderforschungsbereich 358, FB 17,
Universität-GH-Paderborn 192
Session 6: Synthese 2 0 3
Automatisierte Schaltungssynthese auf der Basis von Restklassenarithmetik
A. Drolshagen, Ch. Bruennlein, A. Vezniliki, D. Birreck, W. Anheier, FB 1 ITEM,
Universität Bremen 205
Fläche-Zeit-Modellierung von Register-Transfer-Komponenten für die
High-Level-Synthese
E. Schubert, W. Rosenstiel, Technische Informatik, Universität Tübingen 21 4
Fehlererkennung durch effiziente Zustandskodierung
E. Voskamp,
Abt. K8/DIC, Robert Bosch GmbH, W. Rosenstiel, Technische Informatik,
Universität Tübingen 223
Eine synthesefähige CPU als Kern eines Mikrocontroller-Baukastensystems
M. Pfaff, M. Schutti, Microelectronic Systems, Universität Linz 234
Hardwareimplementation biologisch motivierter neuronaler Netze
U. Marki,
G. Ebelt, G. Scarbata, FB Mikroelektronische Schaltungen und Systeme,
TU Ilmenau 243
Session 7: FPGA und Verbindungsstrukturen 2 5 3
Mehrfach-Netzlisten-Partitionierung auf FPGA-basierte Board-Architekturen
U. Ober, M. Glesner, Institut für Mikroelektronische Systeme, TH-Darmstadt 255
Effiziente Implementierung von Datenpfaden auf FPGAs
A. Koch, Abteilung Entwurf Integrierter Schaltungen, TU Braunschweig 265
TRICAP - Anwendungsorientierter zwei- bzw. dreidimensionale Kapazitätsberechnung
beliebiger Leitungen in Vielschicht-D
¡elektrika
M.
Tröscher,
H.
Grubrich, SimLab Software GmbH, München 2 70
Session 8: Modellierung und Beschreibungssprachen 2 81
Unterstützung des durchgängigen Systementwurfs durch VHDL-A
E. Sax,
Y.
Tanurhan, K.-D. Müller-Glaser, FZI ESM Karlsruhe 283
Validierung Heterogener Systeme durch Emulation
Doris Bittruf, Y. Tanurhan, K.-D. Müller-Glaser, FZI ESM Karlsruhe 291
Modellierung und Simulation Nachrichtentechnischer Systeme mit VHDL
H. Garbe, H.-J. Jentschel, R. Kaminski, R. Schreiber, Institut für Verkehrs¬
informationssysteme, TU Dresden 301
Posterbeiträge Anhang
Teilnehmerliste
|
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