Eine Methode zur formalen Verifikation von RISC-Prozessoren:
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Düsseldorf
VDI-Verl.
1995
|
| Ausgabe: | Als Ms. gedr. |
| Schriftenreihe: | Verein Deutscher Ingenieure: [Fortschrittberichte VDI / 10]
350 |
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| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | Zugl.: Karlsruhe, Univ., Diss., 1994 |
| Beschreibung: | XIV, 162 S. graph. Darst. |
| ISBN: | 3183350106 |
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|---|---|
| adam_text | INHALTSVERZEICHNIS
V
INHALTSVERZEICHNIS
KAPITEL
1:
EINLEITUNG.........................................1
1.1
MOTIVATION.................................................1
1.2
HARDWARE-VERIFIKATION........................................4
1.2.1
KORREKTHEIT.............................................4
1.2.2
STAND
DER
TECHNIK........................................5
1.2.2.1
AUTOMATISCHE
ANSAETZE
...............................6
1.2.2.2
INTERAKTIVE
ANSAETZE
.................................8
1.2.3
SCHLUSSFOLGERUNG.........................................10
1.3
ZIELE
DER
ARBEIT
.............................................12
1.4
AUFBAU
DER
ARBEIT
...........................................13
KAPITEL
2:
FORMALE
VERIFIKATION
VON
MIKROPROZESSOREN.............15
2.1
DER
MIKROPROZESSORENTWURFSPROZESS
.............................15
2.2
MIKROPROZESSOR-ENTWURFSVALIDIERUNGSVERFAHREN....................17
2.3
STAND
DER
TECHNIK
DER
MIKROPROZESSORVERIFIKATION..................18
2.3.1
GORDON S
COMPUTER
......................................19
2.3.2
FM8501
...............................................
20
2.3.3
VIPER
................................................21
2.3.4
TAMARACK-3.............................................22
2.3.5
C/30
..................................................23
2.3.6
SECD.................................................23
2.3.7
AVM-1
................................................24
2.3.8
MTI...................................................24
2.3.9
KUE-CHIP2............................................25
2.3.10
MINICAYUGA...........................................26
2.3.11
SPARC-MODELL.........................................26
2.3.12
WEITERE
ARBEITEN........................................27
2.3.13
VERGLEICH
DER
BISHER
VERIFIZIERTEN
PROZESSOREN.................28
2.3.14
ZUSAMMENFASSUNG
......................................29
2.4
CISC,
RISC
UND
FORMALE
VERIFIKATION............................30
2.4.1
CISC
VERSUS
RISC
.......................................31
2.4.2
VORTEILE
DER
RISC-PROZESSOREN
BEI
DER
FORMALEN
VERIFIKATION......34
2.5
PRAEZISIERUNG
DER
ZIELSETZUNG
UND
ABGRENZUNG
DER
ARBEIT.............35
VI
INHALTSVERZEICHNIS
KAPITEL
3:
GRUNDLAGEN.......................................
38
3.1
PRAEDIKATENLOGIK
HOEHERER
ORDNUNG...............................38
3.1.1
TYPEN
.................................................38
3.1.2
TERME
.................................................39
3.1.3
KALKUELE,
AXIOME,
THEOREME
UND
DEFINITIONEN.................41
3.2
HARDWARE-BESCHREIBUNG
IN
DER
LOGIK
HOEHERER
ORDNUNG..............42
3.2.1
HARDWARE-SPEZIFIKATIONSMITTEL..............................42
3.2.2
STRUKTURBESCHREIBUNG
IN
LOGIK
HOEHERER
ORDNUNG
...............43
3.2.2.1
STRUKTURBESCHREIBUNG
DURCH
FUNKTIONEN.................43
3.2.2.2
STRUKTURBESCHREIBUNG
DURCH
PRAEDIKATE...................44
3.2.3
VERHALTENSBESCHREIBUNG
IN
LOGIK
HOEHERER
ORDNUNG..............45
3.2.3.1
KOMBINATORISCHE
SCHALTUNGEN.........................46
3.2.3.2
SEQUENTIELLE
SCHALTUNGEN.............................47
KAPITEL
4:
RISC-PROZESSOREN
UND
PIPELINING
......................49
4.1
EIGENSCHAFTEN
VON
RISC-PROZESSOREN............................49
4.2
PIPELINING
..................................................52
4.2.1
DEFINITION
UND
KLASSIFIZIERUNG..............................52
4.2.2
AUFBAU
EINER
RISC-PIPELINE..........
.55
4.2.3
RISC-PIPELINESTRUKTUR
....................................58
KAPITEL
5:
DAS
HIERARCHISCHE
RISC-MODELL........................60
5.1
EINLEITUNG..................................................60
5.2
DER
PROZESS
DER
MIKROPROZESSORVERIFIKATION
.......................61
5.3
DAS
INTERPRETER-MODELL
.......................................62
5.4
DAS
CISC-INTERPRETERMODELL
...................................64
5.4.1
EINLEITUNG..............................................64
5.4.2
ABSTRAKTIONSFORMEN
......................................65
5.4.3
VERIFIKATION
MIT
DEM
INTERPRETERMODELL
.......................66
5.5
AUFBAU
DES
RISC-MODELLS.....................................67
5.5.1
EINLEITUNG..............................................67
5.5.2
ABSTRAKTIONSEBENEN
EINER
RISC-BEFEHLSAUSFUEHRUNG
.............68
5.5.3
KLASSENABSTRAKTION............................
72
5.5.4
FOLGERUNGEN
DER
BEFEHLSABSTRAKTION..........................73
5.5.5
DAS
HIERARCHISCHE
RISC-MODELL.............................76
5.6
VORTEILE
DES
RISC-MODELLS
....................................79
5.7
WEITERER
EINSATZ
DES
RISC-INTERPRETERMODELLS
.....................79
INHALTSVERZEICHNIS
VIL
KAPITEL
6:
FORMALISIERUNG
DES
RISC-MODELLS......................80
6.1
ABSTRAKTIONSFORMEN
..........................................80
6.1.1
STRUKTURABSTRAKTION.......................................80
6.1.2
VERHALTENSABSTRAKTION.....................................81
6.1.3
DATENABSTRAKTION.........................................82
6.1.4
ZEITABSTRAKTION..........................................83
6.2
ZEITABSTRAKTIONSKONZEPT
MIT
PIPELINING
............................85
6.2.1
SEMANTISCHE
UND
SYNTAKTISCHE
ZEITDARSTELLUNG..................86
6.2.2
TEMPORALE
ABSTRAKTIONSFUNKTION
............................88
6.3
SPEZIFIKATION
DGRJVIODELLEBENEN
................................89
6.3.1
ARCHITEKTUREBENE
........................................89
6.3.2
KLASSENEBENE
...........................................90
6.3.3
PIPELINESTUFENEBENE......................................91
6.3.4
TAKTPHASENEBENE
........................................92
6.3.5
ELEKTRONISCHES
BLOCKMODELL
(EBM)
.........................93
6.3.6
ABLEITUNG
DER
FORMALEN
SPEZIFIKATIONEN.......................95
6.3.7
SPEZIFIKATION
DER
HARDWARE-EREIGNISSE
.......................96
6.4
VERWENDUNG
DER
FORMALISIERUNG
DES
RISC-MODELLS.................97
KAPITEL
7:
RISC-VERIFIKATIONSVERFAHREN...........................98
7.1
DIE
VERIFIKATIONSAUFGABEN.....................................98
7.1.1
FUNDAMENTALE
RISC-KORREKTHEITSSAETZE
.......................99
7.1.2
VERSCHIEDENE
VERIFIKATIONSANSAETZE...........................100
7.2
KORREKTHEIT
DER
PIPELINEVERARBEITUNG
...........
100
7.2.1
EINLEITUNG..............................................100
7.2.2
FORMALE
DEFINITIONEN.....................................102
7.2.3
RESSOURCENKONFLIKTE......................................104
7.2.3.1
SPEZIFIKATION
DER
RESSOURCENKONFLIKTE
..................105
1.23.2
VERIFIKATION
DER
RESSOURCENKONFLIKTE...................107
7.2.4
DATENKONFLIKTE
..........................................109
7.2.4.1
SPEZIFIKATION
DER
DATENKONFLIKTE.......................110
1.2A.2
VERIFIKATION
DER
DATENKONFLIKTE........................114
7.2.5
KONTROLLKONFLIKTE
........................................117
7.2.5.1
SPEZIFIKATION
DER
KONTROLLKONFLIKTE.....................117
1.2.5.2
VERIFIKATION
DER
KONTROLLKONFLIKTE......................118
7.2.6
ZUSAMMENFASSUNG
.......................................119
VIII
INHALTSVERZEICHNIS
7.3
SEMANTISCHE
KORREKTHEIT
DER
BEFEHLE
............................119
7.3.1
STUFEN-
ZU
KLASSENEBENE
..................................120
7.3.2
PHASEN-ZU
STUFENEBENE
...................................123
7.3.3
EBM
ZU
PHASENEBENE.....................................125
7.3.4
INSTANZIIERUNG...........................................127
7.3.5
ZUSAMMENFASSUNG
.............,..........................129
KAPITEL
8:
IMPLEMENTIERUNG
.....................................130
8.1
DAS
HOL-BEWEISSYSTEM......................................130
8.2
IMPLEMENTIERUNG
DER
FORMALEN
SPEZIFIKATIONEN
....................132
8.3
IMPLEMENTIERUNG
DER
FORMALEN
VERIFIKATION
.......................133
8.4
EINBETTUNG
IN
DAS
GESAMTE
SYSTEM
........................
.-^....135
8.5
DLX-VERIFIKATION............................................135
KAPITEL
9:
ZUSAMMENFASSUNG
UND
AUSBLICK
.......................138
9.1
ERZIELTE
ERGEBNISSE
..........................................138
9.2
WEITERFUEHRENDE
ARBEITEN......................................140
ANHANG
A:
DLX-PROZESSOR
......................................142
ANHANG
B:
EXPERIMENTELLE
ERGEBNISSE............................146
LITERATURVERZEICHNIS
148
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| spelling | Tahar, Sofiène 1966- Verfasser (DE-588)172860997 aut Eine Methode zur formalen Verifikation von RISC-Prozessoren Sofiène Tahar Als Ms. gedr. Düsseldorf VDI-Verl. 1995 XIV, 162 S. graph. Darst. txt rdacontent n rdamedia nc rdacarrier Verein Deutscher Ingenieure: [Fortschrittberichte VDI / 10] 350 Zugl.: Karlsruhe, Univ., Diss., 1994 Formale Spezifikationstechnik (DE-588)4299725-2 gnd rswk-swf Hardwareverifikation (DE-588)4214982-4 gnd rswk-swf RISC (DE-588)4191875-7 gnd rswk-swf (DE-588)4113937-9 Hochschulschrift gnd-content RISC (DE-588)4191875-7 s Formale Spezifikationstechnik (DE-588)4299725-2 s Hardwareverifikation (DE-588)4214982-4 s DE-604 10] Verein Deutscher Ingenieure: [Fortschrittberichte VDI 350 (DE-604)BV000897204 350 DNB Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=006877089&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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