Synthese von zeitinvarianten Hardware-Modulen:
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1994
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|---|---|
| adam_text | Titel: Synthese von zeitinvarianten Hardware-Modulen
Autor: Kleinjohann, Bernd
Jahr: 1994
Inhalt
1 Einleitung 1
1.1 Zielsetzung der Arbeit 4
1.2 Stand der Forschung 5
1.3 Struktur der Arbeit 20
2 Das Synthesemodell 23
2.1 Sclmittst.ellenspezifikation 23
2.1.1 Schnittstellenspezifikation durch Trace-.Strukturen 24
2.1.2 Trace-Modellierung von Leitungen 32
2.1.3 VerUaltensalternativen in Tracc Strukturen 38
2.2 Petrinetze als Erzeugendensystem für Traces 49
2.2.1 Petrinetzdefinitionen . 50
2.2.2 Sprachproduzierende Petrinetze 55
2.2.3 Modularisierte sprachproduzierende Petrinetze 76
2.2.4 Netzmodelliernng von Leitungen 99
3 Die Synthesemethode 105
3.1 Erstellen der Spezifikation 106
3.1.1 Strukturspezifikationen 108
3.1.2 Zuweisungen in Ve,rhaltensbeschreibungen 113
3.1.3 Kontrollstrukturen in Verhaltensbeschreibungen 119
3.2 Netztrausformationen 127
3.2.1 Transformation auf Basis der Petrinetzstruktur 131
3.2.1.1 Transformation zur Optimierung 134
3.2.1.2 Einfache Transformationen zur Uberdeckung von Netzen 143
ii INHALT
3.2.1.3 Transformationen zur Überdeckung von Vorwärtskon¬
flikten 147
3.2.2 Transformation auf Basis von erreichbaren Markierungen .... 151
3.2.2.1 Transformationen zur Optimierung 160
3.2.2.2 Eine Automatenarchitektur zur Uberdeckung von Teil¬
netzen 169
3.2.2.3 Die Zustandsberechnung 182
3.2.2.4 Die Taktberechnung 191
3.3 Anwendung von Netztransformationen 196
4 Hardware-Realisierung 213
4.1 Realisierung von Flankenbausteinen 214
4.2 Selbstgetaktete Automaten 223
4.2.1 Zellen zur Zustandsberechnung 225
4.2.2 Taktberechnung 231
5 Zusammenfassung 236
A Verzeichnis der formalen Symbole 242
A.l Trace-Strukturen (Abschnitt 2.1) 242
A.2 Petrinetze (Abschnitt 2.2) 243
A.3 Automatengraphen (Abschnitt 3.2.2) 245
Verzeichnis der Abbildungen
1.1 Verzögerungselemente in Leitungsnetzen 7
1.2 Modellierung von Zeit Verzögerungen 8
1.3 Graphspezifikationen 15
1.4 Doppelt kodierter UND-Baustein 16
1.5 Petrinetzmodellierung 17
1.6 Automatenarchitektur von Yoeli 19
2.1 Leitungsnetzmodell 24
2.2 Beispiel 1 26
2.3 Beispiel 1, Flankendiagramm 29
2.4 Beispiel 1, Flankenalternativen 32
2.5 Verhalten einer Zweipunktleitung 33
2.6 Verhalten eines Leitungsknotens 35
2.7 Leitungsabschluß 37
2.8 Baumrepräsentation einer Trace-Menge 43
2.9 Satz 2.1.16 (Trace-Abstraktionen) 46
2.10 Satz 2.1.17 (Hierarchiesatz) 49
2.11 Standard-Label für Petrinetze 59
2.12 Label-Funktion für Stellen 69
2.13 Konstruktionsoperatoren für Netze 78
2.14 Umgebungskonstruktion 79
2.15 Beispiel einer Petrinetz-Trace-Struktur 80
2.16 Umgebung des Synchronisationsbeispiels 81
2.17 Zerlegung der Umgebungsnetze 82
2.18 Netzmodelle für Leitungen 99
2.19 Netzmodell für Leitungsschnittstellen 103
iv VERZEICHNIS DER ABBILDUNGEN
3.1 Netzmodellierung der Strukturspezifikation 111
3.2 Netzmodellierung einer Variablen des Datentyps BIT 114
3.3 Netzmodellierung des Datentyps SIGNAL 115
3.4 Netzmodellierung von Zuweisungen 116
3.5 Netzmodellierung von Operatoren 118
3.6 Netzmodellierung des IF-Konstrukts 119
3.7 Netzmodellierung einer WHILE-Schleifen 120
3.8 Netzmodellierung einer REPEAT-Schleifen 120
3.9 Netzmodellierung des WAIT-Sprachkonstrukts 121
3.10 Netzmodellierung einer WAIT-Bedingung 123
3.11 Netzmodellierung der VHDL-Erweiterungen 125
3.12 Beispiel für AND und OR Netzmuster 133
3.13 Optimierungstransformation 3.2.5 135
3.14 Optimierungstransformation 3.2.6 137
3.15 Optimierungstransformation 3.2.7 137
3.16 Optimierungstransformation 3.2.8 138
3.17 Optimierungstransformation 3.2.9 139
3.18 Optimierungstransformation 3.2.10 139
3.19 Optimierungstransformation 3.2.11 140
3.20 Optimierungstransformation 3.2.12 141
3.21 Optimierungstransformation 3.2.13 142
3.22 Zielnetze ohne Vorwärtskonflikt 143
3.23 Transformation 3.2.14 zur Überdeckung 144
3.24 Transformation 3.2.15 zur Überdeckung 145
3.25 Transformation 3.2.16 zur Überdeckung 146
3.26 Zielnetz mit Vorwärtskonflikt 147
3.27 Transformation 3.2.18 zur Überdeckung 148
3.28 Transformation 3.2.19 zur Überdeckung 149
3.29 Transformation 3.2.20 zur Überdeckung 151
3.30 Hasse-Diagramm für Markierungen 152
3.31 Nichtdeterminismus in Automaten 155
3.32 Automatengraph des Synchronisationsbeispiels 159
3.33 Beispiel für Transformation 3.2.30 168
VERZEICHNIS DER ABBILDUNGEN v
3.34 Automatenarchitektur 170
3.35 Zwei-Phasen-Realisierung 173
3.36 Zeitverhalten der Automatenarchitektur 179
3.37 Logiknetze 183
3.38 Serien/Parallelschaltung 185
3.39 Startregister 188
3.40 Stoppregister 189
3.41 Konstruktion des Stoppregisters 189
3.42 Eingangsregisternetz 192
3.43 Taktberechnungsnetz 193
3.44 Zerlegung von SY in AND- und OR-Netzmuster 199
3.45 Zerlegung des OR-M- und des OR-SL-Netzes 201
3.46 Zerlegung des AND-M-Netzes 202
3.47 Zerlegung des Queuebeispiels 203
3.48 AND-M-Netz 205
3.49 Automatenrealisierung des AND-SL-Netzes 208
3.50 Automatenrealisierung des Beispiels SY 211
4.1 Schaltungsrealisierung einer Fork-Transition 215
4.2 Schaltungsrealisierung einer initialisierten Stelle 215
4.3 Schwellwertspannung 216
4.4 Schaltungsrealisierung eines Rückwärtskonfliktes 218
4.5 Schaltungsrealisierung einer Join-Transition 219
4.6 Schaltungsrealisierung eines Vorwärtskonfliktes 221
4.7 Volldynamisches C-Gate 224
4.8 Halbdynamisches C-Gate 226
4.9 Dynamische Logikbausteine 226
4.10 Logikbausteine aus Standardgattern 228
4.11 Start-Synchronisationsbaustein 228
4.12 Rückkopplungsbaustein 229
4.13 Ausgabebaustein 230
4.14 Eingangsprotokollwandler 231
4.15 Taktberechnungsbaustein 233
4.16 Halbdynamische Logikbausteine 234
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