Partitionierung und Analyse statischer, digitaler CMOS-Schaltungen auf der Schalterebene zur Vorbereitung einer Mixed-Level-Testgenerierung:
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München ; Wien
Oldenbourg
1994
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INHALT
S
VERZEICHNIS
1
UEBERSICHT
9
2
EINFUEHRUNG
10
2.1
EINSELFEHLERANNAHME
.
13
2.2
FEHLERMODELLE
.
14
2.3
TESTGENERIERUNG
AUF
DER
GATTEREBENE
.
15
2.4
PFADVERZOEGERUNGSFEHLER
.
19
2.5
SCHALTEREBENE
.
21
2.6
FEHLERMODELLE
AUF
DER
SCHALTEREBENE
.
27
2.7
REALISIERUNGSABHAENGIGE
FEHLERUEBERDECKUNG
.
31
2.8
ZIELSETZUNG
.
35
2.9
BISHERIGE
ARBEITEN
.
40
2.10
ZUSAMMENFASSUNG
.
44
3
FORMALE
BESCHREIBUNG
46
3.1
FORMALE
BESCHREIBUNG
EINER
DIGITALEN
CMOS-SCHALTUNG
.
46
3.2
GRAPHENTHEORETISCHE
HILFSMITTEL
.
49
3.3
MODELLGRAPH
EINER
STRUKTURBESCHREIBUNG
.
51
3.4
PARTITIONEN
UND
KANALVERBUNDENE
KOMPONENTEN
.
54
3.5
SIGNALFLUSS
.
57
3.6
EIN
UND
AUSGAENGE
VON
PARTITIONEN
.
69
3.7
PARTITIONSTYPEN
.
72
3.8
ZUSAMMENFASSUNG
.
78
4
PARTITIONIERUNGSALGORITHMUS
80
4.1
SICHERE
INVERTER
.
82
4.2
VORUNTERSUCHUNG
EINER
KANAIVERBUNDENEN
KOMPONENTE
.
83
4.3
ERMITTLUNG
DER
CCU-GATTER
.
89
4.4
FUNKTIONALE
ANALYSE
DER
CCU-GATTER
.
91
4.5
SIGNALFLUSSANALYSE
.
95
4.6
BERECHNUNG
DER
TNET
UND
BNET-PARTITIONEN
.
99
4.7
ERMITTLUNG
DER
TERMINALKNOTENTYPEN
.
107
4.8
INKREMENTELLE
PFADABSCHAETZUNG
.
110
4.9
FUNKTIONALE
ANALYSE
VON
TNET/BNET-PARTITIONEN
.
113
4.10
ZUSAMMENFASSUNG
.
114
5
SCHALTUNGEN
MIT
KONKURRIERENDEN
PFADEN
118
5.1
BESTIMMUNG
WESENTLICHER
KONKURRENZKNOTEN
.
118
5.2
RUECKWAERTSIMPLIKATION
.
120
5.3
FEHLERPROPAGIERUNG
.
121
5.4
ZUSAMMENFASSUNG
.
121
6
SCHNITTSTELLEN
ZUR
TESTGENERIERUNG
122
6.1
DURCHFUEHRUNG
DER
PARTITIONIERUNG
.
123
6.2
ERFRAGEN
DER
FUNKTIONALEN
BESCHREIBUNG
.
123
6.3
ERFRAGEN
DER
D-KUBEN
.
125
6.4
UEBERGABE
DER
WERTEBEREICHSEINSCHRAENKUNGEN
.
125
6.5
FESTLEGEN
DER
ZURUECKWEISUNGSSTUFE
.
126
6.6
ABFRAGEN
DER
LOKALEN
TESTMUSTER
.
127
6.7
ZURUECKWEISEN
EINES
MUSTERS
.
128
6.8
LOKALE
FEHLERSIMULATION
.
128
6.9
ZUSAMMENFASSUNG
.
129
7
ERGEBNISSE
130
7.1
ERGEBNISSE
DER
PARTITIONIERUNG
.
130
7.2
ERGEBNISSE
DER
ZWEIEBENEN-TESTGENERIERUNG
.
134
8
AUSBLICK
138
9
ZUSAMMENFASSUNG
138
A
MATHEMATISCHE
SYMBOLE
140
B
BEISPIELSCHALTUNG
142
C
FUNKTIONALE
SCHNITTSTELLEN
VON
CTEST
146
C.L
SCHNITTSTELLEN
ZUR
MIXED-LEVEL
TESTMUSTERGENERIERUNG
.
146
C.1.1
INITIALISIEREN
VON
CTEST
.
147
C.L.
2
DURCHFUEHRUNG
DER
LOGIKEXTRAKTION
.
148
C.L.
3
ABRUFEN
DER
FUNKTIONALITAET
EINES
BLOCKES
.
149
C.L.
4
ABFRAGE
DER
D-KUBEN
.
150
C.1.5
UEBERGABE
VON
EVENTUELL
VORLIEGENDEN
CONSTRAINTS
.
151
C.L.
6
SETZEN
DES
AKTUELLEN
REJECT-LEVELS
UND
TESTMODUS
.
152
C.L.
7
ANFORDERN
EINES
TESTMUSTERS
.
153
C.L.
8
ZURUECKWEISEN
EINES
TESTMUSTERS
.
155
C.L.
9
LOKALE
FEHLERSIMULATION
.
156
C.L.
10
ABFRAGEN
DER
STATISTIK
.
158
C.L.
11
AUSGEBEN
DER
STATISTIK
.
159
D
LITERATUR
160
7
INDEX
165
8 |
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| title_full | Partitionierung und Analyse statischer, digitaler CMOS-Schaltungen auf der Schalterebene zur Vorbereitung einer Mixed-Level-Testgenerierung Uwe Hübner. [Gesellschaft für Mathematik und Datenverarbeitung mbH] |
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