Entwurf integrierter Schaltungen: 6. E.I.S.-Workshop am 25./26. 11. 1993 an der Universität Tübingen
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Sankt Augustin
GMD
1994
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Inhaltsverzeichnis
Seite
Vorwort 3
Programm 5
Inhaltsverzeichnis 9
Synthese aus Verhaltensbeschreibungen
Leitung: Prof. W. Rosenstiel, Univ. Tübingen
CP-ZDP-Partitionierung und Resynthese
Н.-чЈ.
Eikeriing, R. Camposano, Univ.-GH-Paderborn und GMD 1 5
Minimierung von Bussen und Registern beim
Scheduling
von Kommunikationen auf Busarchitekturen
E. Frank, Univ.-GH-Paderborn und GMD 2 5
Die Problematik der Synthese mit VHDL
M.
Selz,
H.
Rauch,
К.
Müller-Glaser, Univ. Erlangen-Nürnberg 3 5
Einbettung von Testkonzepten während der High-Level-Synthese
Ch. Nagel, Univ.-GH-Paderborn 4 5
Architekturentwurf
Leitung: Prof. K. Waldschmidt, Univ. Frankfurt
Eme
nichtûberlappende
Register-Window-Technik für
RiSC-Prozessoren
T. Scholz, M, Schäfers, TU Braunschweig 5 7
Braneh-Target-Instruction-Caches für RISC-Prozessoren
M. Mansfetd, M. Schäfers, TU Braunschweig 6 7
Mapping
komplexer Elemente: Anforderungen und Probleme
D. Garte, FhG-JIS Dresden 7 7
Visualisierung der Datenstrukturen des Hardware/Software-
Co-Eniwurf-Systems COSYMA
J. Henkel, H. Grosenick, P. Luders, Th. Brenner, R. Ernst, TU Braunschweig 8 6
- 10 -
Neue Praktika in der Lehre
Leitung: Prof. K. Antreich, TU München
Entwurf eines Mikroprozessors in der Lehre: Vom verhaltensorientierten
Modell zum Layout
M. Goedecke, S.
Huss,
U.
Ernst,
С.
Latzenkirchen,
TH
Darmstadt
9 7
Klassische und High-Levei-Synthese eines einfachen Mikroprozessors
P. Thole,
U. Kebschull, W. Rosenstiel, Univ. Tübingen 1 0 7
Ein Praktikum zur Hardware-Verifikation
D.
Schmid,
R. Reetz, K.
Schneider, Univ. Karlsruhe 116
Layoutaspekte und Simulation
Leitung: Prof. Golze, TU Braunschweig
Partitionierung hochkomplexer Schaltungen unter Nutzung von Plazierungs¬
information
B.-M. Rieß, K.
Doll, F.-M.
Johannes, TU München 1 23
Topologische
und elektrische VLSl-CMOS-Layoutoptimierung unter Verwendung
von 45-Grad-Strukturen
R.-D. Hindmarsch, TU Berlin 133
Simulation hybrider Systeme mit VHDL
Th. Leyendecker, Univ. Frankfurt 140
Poster
Leitung: Prof. A. Führer, FH. Ulm
Innovative
CAM Architectures for VLSI and
WSI
A. Bleck,
K.
Waldschmidt, Univ. Frankfurt 1 53
The MHD-Memory - An
Approach for the VLSI implementation
B. Kíauer, Univ.
Frankfurt
1 63
FAST-RAM:
Ein
paratìe!
testbarer
Schreib-ZLesespeicher
Ch.
Elm,
D.
Tavangarian,
FernUniv.-GH-Hagen 173
Parallele Implementierungen Neuronaler Netze: Anforderungen und Vergleich
H. Speckmann, W. Rosenstiel, Univ. Tübingen 1 8 3
High-Levei-Entwurf und Analyse mit erweiterten
Sequence
Charts (ESC)
S. Kahtert J.-E.
Knâbchen, D.
Monjau, TU Chemnitz-Zwickau 198
High-Level Synthese mit BSS für den Einsatz im Hardware/Software Codesign
U. Hoftmann, TU
Braunschweig
208
- 11 -
Automatische Generierung von Datenpfad-Layouts
F. Buijs, R. Selent, Cadlab Paderborn und TU Ilmenau 2 1 8
Verfahren zur SPICE-kompatiblen Makromodellierung von hochauflösenden
Analog/Digital-Umsetzern
M. Heine, M. Anton, S. Bechtold, R.
Laur, Univ.
Bremen 223
Automatisierbare Synthesemethode für analoge Systemkomponenten
J. Kampe, G. Scarbata, TU Ilmenau 237
Verifikation und Test digitaler Schaltungen
Leitung: Prof. S.
Huss,
TH
Darmstadt
Kontrollpfad-orientierte Verifikation generischer Datenpfade
K. Schneider, Th. Kropf, R.
Kumar, Univ.
Karlsruhe 249
Anwendung unterschiedlicher Verifikationsverfahren für die Verifikation von
Transformationen synthetisierter Hardwarestrukturen
H. Giesselmann, Univ.-GH-Paderborn 257
Optimierung von Testkosten und Produktqualität unter Verwendung von
Fehlerwahrscheinlichkeiten
G. Spiegel,
A. Strale, Univ.
Karlsruhe 265
Berechnung der exakten Fehlererfassung beim Test mit Signaturanalyse
I.
Katchan,
V.
Mikitiuk, A. Ströle,
V.
Yarmoiik, Univ. Karlsruhe und
Minsk Radioengineering
institute
269
Entwurfs methodi
к
Leitung: Dr. H.G. Gschwendtner, Bosch GmbH Reutlingen
Modellierung, Analyse und Implementierung von Hardware-Entwurfsprozessen
B. Dinier, B. Krämer, GMD und FernUniv.-GH-Hagen 279
Effizienter Entwurf leistungsfähiger Datenpfadkomponenten mit LORTGEN
H.-J. Brand, D. Müller, W. Rosenstiel, TU Chemnitz-Zwickau und
Univ. Tübingen 288
Automatische Generierung von RNS Schaftungselementen
D. Birreck, Ch. Bruennletn, R.
Laur, Univ.
Bremen 298
Synthese kommunizierender Automaten unter Verwendung der neuartigen
assoziativen personalisierbaren Array-Struktur Multi-Match-PLA
J. Kottsieper, Univ. Frankfurt 305
- 12 -
Logiksynthese
Leitung: Prof. D. Müller, TU
Chemnitz-Zwickau
Disjunkte Dekomposifion Boolescher Funktionen: Eine neue Betrachtungsweise
U. Schlichtmann, TU München 319
Entwurf kombinatorischer Schaltsysteme unter direkter Nutzung von Komplex¬
gattern
R.R. Barthel, TU Chemnitz-Zwickau 329
CISY:
Ein Schaltkreissynthesizer für CMOS-Technik unter Berücksichtigung der
Laufzeit und der Chipfläche
R. Attarha, TU Berlin 341
Timing-Optimierung durch Kombination sequentieller kombinatorischer Verfahren
E. Fehlauer, S. Rülke, G. Franke, FhG-IIS Dresden 348
Timing-Aspekte
Leitung: A.W. Kaesser, GMD
Reduktion parasitärer RC-Netzwerke in höchstintegrierten Schaltungen
C. Borchers, B. Ludwig, E. Barke, Univ. Hannover 361
Standardzellenbibiiothek für asynchrone selbstgetaktete Schaltungen auf Basis
einer Sea-of-Gates Architektur
Ch. Heer, H.-J. Pfleiderer, Univ. Ulm 369
Makromodell-Entwicklung digitaler Gatter unter Verwendung Neuronaler Netze
J.
Wilk,
E.
Wilk,
R.
Laur, Univ.
Bremen 379
Effiziente Makromodellierung analoger Bauelemente mit einer Werkzeugumgebung
W. Thronicke, H.-T.
Mammen,
R.
Brüning,
W. John, W.
Rissiek, Cadlab Paderborn 384
Aytorenliste 395
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