Handbuch der anwenderorientierten Mikroelektronik: Einsatz und Entwurf von programmierbaren Bausteinen, Gate Arrays, Zellen- und Full custom-Schaltungen
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Essen
Vulkan-Verl.
1985
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VORWORT
0. EINLEITUNG 1
1. GRUENDE FUER DEN EINSATZ VON ANWENDERORIENTIERTEN SCHALTKREISEN 5
1.1. MINIATURISIERUNG 6
1.2. ERHOEHUNG DER SCHALTGESCHWINDIGKEIT 7
1.3. VERMINDERUNG DER LEISTUNGSAUFNAHME 8
1.4. ERHOEHUNG DER ZUVERLAESSIGKEIT 9
1.5. SCHUTZ VOR NACHBAU 10
1.6. KOSTEN 11
2. TECHNOLOGIE, CAE/CAD UND PRUEFTECHNIK 13
2.1. TECHNOLOGIE 14
2.1.1. VERFAHRENSSCHRITTE IN DER SILIZIUM-TECHNOLOGIE 15
2.1.1.1. SCHEIBENHERSTELLUNG 15
2.1.1.2. EPITAXIE 16
2.1.1.3. DOTIERUNGSTECHNIKEN 16
2.1.1.4. OXIDATION 19
2.1.1.5. FOTOLITHOGRAFIE UND AETZTECHNIK 21
2.1.1.6. METALLISIERUNG 23
2.1.2. HERSTELLUNG INTEGRIERTER BIPOLARSCHALTUNGEN 23
2.1.2.1. BIPOLARE TRANSISTOREN 23
2.1.2.2. DIODEN 29
2.1.2.3. WIDERSTAENDE 29
2.1.2.4. KONDENSATOREN 31
2.1.2.5. VERBINDUNGSLEITUNGEN 33
2.1.3. HERSTELLUNG INTEGRIERTER MOS-SCHALTUNGEN 33
2.1.3.1. SILIZIUM-GATE NMOS-PROZESS 34
2.1.3.2. SILIZIUM-GATE CMOS-PROZESS 37
2.1.3.3. GEGENUEBERSTELLUNG VON MOS-UND BIPOLAR-SCHALTUNGEN 39
2.1.4. AUSBEUTE, HERSTELLUNGSKOSTEN UND SCALING 40
2.1.5. ENTWURFSREGELN UND MASKENERSTELLUNG 48
2.2. CAE/CAD-ENTWURFSVERFAHREN 50
2.2.1. COMPUTER AIDED ENGINEERING (CAE) 51
2.2.1.1. LOGIKSIMULATION 52
2.2.1.2. SCHALTKREISSIMULATION 56
2.2.1.3. TEST- UND PRUEFPROGRAMME 56
2.2.2. COMPUTER AIDED DESIGN (CAD) 59
2.2.2.1. LAYOUTERSTELLUNG 59
2.2.2.2. LAYOUTVERIFIKATION 63
2.2.2.3. ERSTELLUNG DES MASKENSTEUERUNGSBANDES 65
2.3. PRUEF- UND TESTVERFAHREN 67
2.3.1. PRUEF- UND TESTSTRATEGIE 67
2.3.2. PRUEFTECHNISCHE HARDWARESTRUKTUREN 69
2.3.3. PRUEF- UND TESTEINRICHTUNGEN 72
2.3.4. ZUVERLAESSIGKEIT UND AUSFALLRATEN 79
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3. ENTWURFSMETHODEN 83
3.1. SEMICUSTOM ENTWURFSVERFAHREN 88
3.1.1. PROGRAMMIERBARE ANORDNUNGEN 88
3.1.1.1. REALISIERUNGSFORMEN: PROMS, PALS, FPLAS, FPLSS 89
3.1.1.2. LOGIKENTWURF FUER PROGRAMMIERBARE ANORDNUNGEN 104
3.1.2. GATE ARRAYS 117
3.1.2.1. BIPOLARE GATE ARRAYS 121
3.1.2.2. CMOS GATE ARRAYS 134
3.1.3. ZELLEN 162
3.1.3.1. STANDARDZELLEN 163
3.1.3.2. ALLGEMEINE ZELLEN 166
3.1.4. LOGIKENTWURF FUER GATE ARRAYS UND ZELLENDESIGN 168
3.1.4.1. UMSETZUNG VORHANDENER LOGIKPLAENE 172
3.1.4.2. ZIELGERICHTETER ENTWURF KUNDENSPEZIFISCHER BAUSTEINE MIT MAKROS
ODER
STANDARDZELLEN 175
3.2. FUELL CUSTOM ENTWURFSVERFAHREN 182
3.2.1. SPEZIFIKATION 183
3.2.2. ARCHITEKTURENTWICKLUNG 185
3.2.3. LOGIKENTWICKLUNG 189
3.2.4. LOGIKSIMULATION 195
3.2.5. SCHALTKREISENTWICKLUNG 196
3.2.6. TESTENTWURF, TESTSTRUKTUREN 208
3.2.7. CHIPLAYOUT 210
3.2.8. LAYOUTVERIFIKATION 214
3.2.9. SCHALTKREISSIMULATION 216
3.2.10. MASKENSTEUERBANDERSTELLUNG 218
3.2.11. MASKENERSTELLUNG 220
3.2.12. WAFERFERTIGUNG 220
3.2.13. PRUEF- UND TESTPROGRAMME 221
3.2.14. WAFERTEST 221
3.2.15. VERPACKUNG 223
3.2.16. ENDTEST 227
4. ENTSCHEIDUNGSKRITERIEN 229
4.1. TECHNISCHE KRITERIEN 230
4.2. GRUNDLAGEN DER WIRTSCHAFTLICHKEITSBETRACHIUNGEN 232
4.2.1. WIRTSCHAFTLICHKEIT VON GATE ARRAYS 236
4.2.2. WIRTSCHAFTLICHKEITSBETRACHTUNGEN BEIM ZELLENENTWURFSVERFAHREN 244
4.2.3. WIRTSCHAFTLICHKEITSBETRACHTUNGEN BEIM FUELL CUSTOM
ENTWURFSVERFAHREN . . 250
4.2.4. VERGLEICH DER WIRTSCHAFTLICHKEIT DER VERFAHREN 254
4.3. RISIKOBETRACHTUNGEN 259
ANHANG A 263
ANHANG B 269
ANHANG C 303
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