Das professionelle PowerPC-Buch: Anwendungsmöglichkeiten, Architektur, Programmierung, Befehlssatz ; mit 58 Tabellen
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Buch |
| Sprache: | German |
| Veröffentlicht: |
Poing
Franzis
1994
|
| Schlagworte: | |
| Online-Zugang: | Inhaltsverzeichnis |
| Beschreibung: | 441 S. graph. Darst. |
| ISBN: | 3772369626 |
Internformat
MARC
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INHALT
1
EINLEITUNG
.
17
1.1
INHALTSANGABE
.
18
1.2
ZIELGRUPPENSPEZIFISCHE
LESEEMPFEHLUNG
.
21
1.3
POWERPC-ARCHITEKTURDEFINITION
.
22
1.3.1
MOTIVATION
DER
ARCHITEKTURDEFINITIONEN
.
22
1.3.2
EBENEN
DER
POWERPCARCHITEKTUR
.
26
1.3.3
IMPLEMENTATIONEN
.
27
1.4
LITERATUR
.
31
1.5
KONVENTIONEN
.
32
1.5.1
SCHREIBWEISE,
SCHRIFTTYPEN
.
32
1.5.2
ZAEHLWEISE
.
32
1.5.3
SPACHGEBRAUCH
FUER
SOFT-UND
HARDWARE-ASPEKTE
.
33
2
POWERPC-IMPLEMENTATIONEN
.
36
2.1
POWER
PC-ARCHITEKTUR
.
36
2.1.1
REGISTERSATZ
.
37
2.1.2
BRANCH-PROZESSOR
.
38
2.1.3
SEQUENTIELLE
BEFEHLSAUSFUEHRUNG
.
38
2.2
EXKURS
PIPELINING
.
39
2.3
POWERPC
601
.
41
2.3.1
UEBERBLICK
.
42
2.3.2
PIPELINE-STRUKTUR
.
48
2.3.2.1
INSTRUCTION-QUEUE
.
49
2.3.2.2
BEHANDLUNG
VON
SPRUNGBEFEHLEN
.
52
2.3.2.3
INTEGER-UNIT
.
55
2.3.2.4
FLOATING-POINT-UNIT
.
58
2.3.3
BEISPIELE
ZUM
ZEITVERHALTEN
VON
INSTRUKTIONEN
.
62
2.4
POWERPC
603
.
66
2.4.1
UEBERBLICK
.
68
2.4.2
PIPELINE-STRUKTUR
.
73
2.4.2.1
INSTRUCTION-FETCH
UND-DISPATCH
.
73
2.4.2.2
COMPLETION-BUFFER
UND
REGISTER-RENAMING
.
75
12
INHALT
I
2.4.2.3
PIPELINES
DER
AUSFUEHRUNGSEINHEITEN
.
78
2.5
POWERPC
604
.
79
2.5.1
UEBERBLICK
.
80
2.5.2
PIPELINE-STRUKTUR
.
81
2.5.2.2
DYNAMISCHE
BRANCH-VORHERSAGE
.
84
2.5.2.3
PIPELINES
DER
AUSFUEHRUNGSEINHEITEN
.
86
2.6
Z
VERGLEICH
VON
601,
603
UND
604
.
88
2.6.1
RECHENLEISTUNG
.
89
2.6.2
SYSTEM-INTEGRATION
.
90
2.6.3
CHIP-GROESSE
.
92
3
REGISTER
.
94
3.1
UEBERBLICK
UEBER
DIE
POWERPC-REGISTER
.
96
3.1.1
USER-REGISTER
.
97
3.1.2
SUPERVISOR-REGISTER
.
100
3.2
INTEGER-REGISTER
.
103
3.2.1
ZAHLENFORMAT
FUER
GANZZAHLARITHMETIK
.
104
3.3
FP-REGISTER
.
107
3.3.1
ZAHLENFORMAT
FUER
GLEITKOMMAZAHLEN
.
108
3.3.2
FP-STATUS/CONTROL-REGISTER
(FPSCR)
.
113
3.3.2.1
KONTROLLBITS
.
114
3.3.2.2
ERGEBNISBITS
.
115
3.3.2.4 UNGUELTIGE
OPERATIONEN
.
118
3.4
REGISTER
FUER
SPRUNGBEFEHLE
.
118
3.4.1
CONDITION-REGISTER
(CR)
.
118
3.4.2
LINK-REGISTER
(LR)
.
120
3.4.3
COUNT-REGISTER
(CTR)
.
121
3.5
REGISTER
ZUR
ZEITMESSUNG
.
122
3.5.1
ZEITBASIS
.
122
3.5.2
ECHTZEITUHR
.
123
3.5.3
DECREMENTER
.
124
3.6
KONFIGURATIONS-REGISTER
.
124
3.6.1
MACHINE
STATE
REGISTER
(MSR)
.
125
3.6.2
HIDO-REGISTER
DES
601
.
126
3.6.3
HIDO-REGISTER
DES
603
.
128
3.6.4
PROCESSOR
VERSION
REGISTER
.
129
3.7
EXCEPTION-REGISTER
23
.
129
3.8
REGISTER
ZUR
SPEICHERVERWALTUNG
.
130
3.9
REGISTER
ZUR
FEHLERSUCHE
.
131
3.10
SONSTIGE
REGISTER
.
132
INHALT
13
3.10.1
PROCESOOR
IDENTIFICATION
REGISTER
(PIR)
.
132
3.10.2
EXTERNAL
ADRESS
REGISTER
.
133
4
SPEICHERVERWALTUNG
.
134
4.1
MOTIVATION
.
134
4.2
UEBERBLICK
.
137
4.2.1
ADRESSUEBERSETZUNGS-ARTEN
.
137
4.2.2
STRUKTUR
DER
MMU
.
138
4.2.3 LOGISCHER
ENTSCHEIDUNGSFLUSS
FUER
DIE
ADRESSUEBERSETZUNG
.
.
.
143
4.2.4
UNTERSCHIEDE
ZUM
601
.
145
4.3
ZUGRIFFSRECHTE
.
147
4.4
CACHE
UND
SPEICHERKONSISTENZ-STRATEGIE
.
149
4.4.1
BESCHREIBUNG
DER
WIMG-BITS
.
150
4.4.2
GEBRAUCH
DER
WIM-BITS
.
153
4.5
BLOCK-UEBERSETZUNG
.
154
4.5.1
BAT-REGISTER
.
155
4.5.2
BAT-REGISTER
BEIM
601
.
158
4.6
PAGE-UEBERSETZUNG
.
159
4.6.1
GENERIERUNG
DER
VIRTUELLEN
ADRESSE
.
159
4.6.2
TRANSLATION
LOOKASIDE
BUFFER
(TLB)
.
161
4.6.3
PAGE-TABLE-ENTRY
(PTE)
.
161
4.6.4
NACHHALTEN
DER
PAGE-BENUTZUNG
.
162
4.6.5
DIE
PAGE-TABELLE
.
164
4.6.5.1
PROBLEMSTELLUNG
.
164
4.6.5.2
LOESUNGSANSATZ
HASHING
.
165
4.6.6
HASHING-ALGORITHMUS
FUER
DIE
PAGE-TABLE
BEIM
POWERPC
.
.
166
4.6.7
AUFBAU
UND
PFLEGE
DER
PAGE-TABLE
.
175
4.6.7.1
BEFEHLE
ZUM
LOESCHEN
VON
TLB-EINTRAEGEN
.
176
4.6.7.2
MODIFIKATIONEN
IN
DER
PAGE-TABLE
.
178
4.6.8
TABLEWALK
BEIM
603
.
183
4.7
LO-UEBERSETZUNG
.
187
4.8
PROGRAMMIERUNG
DER
MMU-REGISTER
.
189
5
CACHE
.
192
5.1
MOTIVATION
.
192
5.2
CACHE
BEIM
POWERPC
.
195
5.2.1
GROESSE
UND
ORGANISATION
.
195
5.2.2
DATEN-CACHE
DES
604
.
196
5.2.3
ERSETZUNGSSCHEMA
(LRU)
.
198
5.2.4
EXKURS
CACHE-ASSOZIATIVITAET
.
199
14
INHALT
5.2.5
CACHE-ORGANISATION
DES
603
.
200
5.2.6
CACHE-ORGANISATION
DES
601
.
200
5.3
MESI-PROTOKOLL
.
202
5.3.1
MESI-ZUSTAENDE
.
203
5.3.2
WIM-BITS
.
207
5.3.3
ZUSTAENDE
EINES
WRITETHROUGH-CACHE
.
209
5.3.4
CACHE-CONTROL-BEF
EHLE
.
210
5.3.5
DIREKTE
CACHE-KONTROLLE
UEBER
REGISTER
.
215
5.3.6
BESONDERHEITEN
DES
603-CACHE
.
217
5.3.6.1
FEHLEN
DES
SHARED-ZUSTANDES
.
217
5.3.6.2
EINSCHRAENKUNGEN
DER
CACHE-CONTROL-BEFEHLE
.
219
5.4
EXTERNER
SECOND-LEVEL-CACHE
.
220
6
PROZESSORBUS
.
222
6.1
BUSTAKT
.
222
6.2
PROZESSORBUS
UEBERBLICK
.
224
6.3
ADRESSZYKLUS
.
229
6.3.1
ADRESSBUS-ARBITRIERUNG
.
229
6.3.2
ADRESSTRANSFER
.
231
6.3.3
ADDRESSRETRY
.
232
6.3.4
SHARED
.
235
6.3.5
ADRESS-PARITY
.
238
6.3.6
ADRESS-ARBITER
.
240
6.3.7
TRANSFER-ATTRIBUTE
.
247
6.4
DATENPHASE
.
269
6.4.1
DATENBUSARBITRIERUNG
.
269
6.4.2
DATENTRANSFER
.
271
6.5
LEISTUNGSSTEIGERNDE
PROTOKOLLVARIANTEN
.
281
6.5.1
BANDBREITENBETRACHTUNG
.
281
6.5.2
DURCHSATZOPTIMIERUNG
KLEINER
SYSTEME
.
282
6.5.3
DURCHSATZOPTIMIERUNG
VON
MEHRPROZESSORSYSTEMEN
.
284
6.6
LO-CONTROLLER-PROTOKOLL
.
288
6.7
SCHLUSSBEMERKUNGEN
.
290
7
EXCEPTIONS
.
291
7.1
MOTIVATION
.
291
7.1.1
HARDWARE-INTERRUPT
.
291
7.1.2
FEHLERZUSTAENDE
.
292
7.1.3
BETRIEBSSYSTEMAUFRUF
.
293
7.2
UEBERBLICK
.
295
INHALT
15
7.2.1
KLASSIFIZIERUNG
.
295
7.2.2
EXCEPTION-TABELLE
.
297
7.2.3
PRIORITAET
.
301
7.3
ABLAUF
EINER
EXCEPTION
.
305
7.3.1
MACHINE
STATE
REGISTER
(MSR)
.
306
7.3.2
ZUSTAND
NACH
DER
EXCEPTION
.
310
7.3.3
RUECKSPRUNG
ZUM
PROGRAMM
.
314
7.4
BESCHREIBUNG
DER
EXCEPTIONS
.
315
7.4.1
SYSTEM
RESET
EXCEPTION
.
316
7.4.2 MACHINE
CHECK
EXCEPTION
.
317
7.4.3
INSTRUCTION
ADDRESS
BREAKPOINT
.
322
7.4.4
INSTRUCTION
ACCESS
EXCEPTION
.
323
7.4.5
PROGRAM
EXCEPTION
.
324
7.4.6
FLOATING-POINT
UNAVAILABLE
.
328
7.4.7
SYSTEM
CALL
.
328
7.4.8
ALIGNMENT
EXCEPTION
.
328
7.4.9
DATA
ACCESS
EXCEPTION
.
332
7.4.10
IO
CONTROLLER
ERROR
.
334
7.4.11
TRACE
EXCEPTION
.
335
7.4.12
RUN
MODE
EXCEPTION
.
335
7.4.13
SOFTWARE-TABLEWALK
EXCEPTIONS
.
336
7.4.14
SYSTEM
MANAGEMENT
INTERRUPT
.
338
7.4.15
EXTERNAL
INTERRUPT
9
.
338
7.4.16
DECREMENTER
EXCEPTION
.
338
8
BEFEHLSSATZ
.
340
8.1
BEFEHLSSATZ
EINES
RISC-PROZESSORS
.
340
8.2
INTEGER-BEFEHLE
.
343
8.2.1
LOGIK
.
343
8.2.2
ROTIEREN
UND
SCHIEBEN
.
349
8.2.3
ARITHMETIK
.
352
8.2.3.1
ADDIERBEFEHLE
.
354
8.2.3.2
MULTIPLIKATION
UND
DIVISION
.
358
8.2.3.3
VERGLEICHE
.
360
8.3
SPRUNGBEFEHLE
.
361
8.3.1
BRANCH-BEFEHLE
.
361
8.3.2
BEFEHLE
ZUR
MANIPULATION
DES
CONDITION-REGISTERS
.
368
8.3.3
SPRUENGE
UEBER
EXCEPTIONS
.
369
8.4
LOAD/STORE-BEFEHLE
.
372
8.4.1
ADRESSARITHMETIK
.
372
16
8.4.1.1
SONDERFUNKTION
GPRO
.
373
8.4.1.2
UPDATE
.
374
8.4.2
LOAD
.
375
8.4.3
STORE
.
376
8.4.4
MULTIPLE-BEFEHLE
.
377
8.4.5
EXTERNAL-CONTROL
.
378
8.5
FLOATING-POINT-BEFEHLE
.
379
8.5.1
RECHENOPERATIONEN
.
380
8.5.2
BEFEHLE
ZUR
AUSWERTUNG
UND
MANIPULATION
DES
FPSCR
.
.
.
383
8.5.3
KONVERTIER-UND
LOAD/STORE-BEFEHLE
.
384
8.6
KONTROLLBEFEHLE
.
387
8.6.1
SPR-BEFEHLE
.
387
8.6.2
SYNCHRONISATIONSBEFEHLE
.
388
8.6.3
CACHE-BEFEHLE
.
389
8.6.4
TLB-BEFEHLE
.
390
8.7
RESERVIERUNGSMECHANISMUS
.
391
8.7.1
MOTIVATION
.
391
8.7.2
ATOMARE
ZUGRIFFE
BEI
POWERPC
.
392
9
SYSTEMDESIGN
MIT
POWERPC
.
397
9.1
BIG/LITTLE-ENDIAN-PROBLEMATIK
.
397
9.1.1
PROBLEMSTELLUNG
.
397
9.1.1.1
BITNUMERIERUNG
UND
WERTIGKEIT
.
399
9.1.1.2
BYTE-NUMERIERUNG
.
400
9.1.1.3
ANORDNUNG
IM
SPEICHER
.
401
9.1.2
POWERPC
.
403
9.1.3
BI-ENDIAN-SYSTEME
.
406
9.2
CHIP-SAETZE
FUER
POWERPC
.
408
9.2.1
DAKOTA
-
IBM27-82653
&
IBM27-82654
.
409
9.2.2
EAGLE-MPC105
.
411
9.2.3
HIBRIC
.
413
9.2.4
TADPOLE
-
TS103
.
415
9.2.5
TAKTGEBER
.
415
9.3
POWERPC-SYSTEME
.
416
9.3.1
POWERPC
REFERENCE
PLATFORM
(PREP)
.
416
9.3.2
APPLE
POWER
MACINTOSH
.
422
9.3.3
COREX
-
MOTOROLA
EVALUATION
BOARD
.
423
LITERATUR
.
424
SACHVERZEICHNIS
.
427 |
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| author | Staudt, Hans M. von |
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